集成电路CAD 第二章
EPLD（Erasable Programable Logic Devices）
• EPLD是80年代中期由美国ALTRA公司 推出的一种新型可擦除的可编程逻辑器 件，它是将EPROM直接合成于PLD 芯 片之中。不同型号的EPLD大都由不同个 数的宏单元组成，每个宏单元一般包括 三个组成部分：逻辑阵列、可编程寄存 触发器、可编程I/O控制模块。
§2. ASIC
• 从广义上来讲，几乎所有有专门用途 的，而又不属于标准集成电路、通用存 贮器、通用微处理器的产品都可以称为 ASIC。
ASIC的主要优点
• ⑴降低了产品的综合成本； • ⑵提高了产品可靠性； • • • • ⑶提高了产品的保密程度和竞争能力； ⑷降低了电子产品的功耗； ⑸提高了电子产品的工作速度； ⑹大大减少了电子产品的体积和重量。
用E/DMOS实现的逻辑结构
“或非”阵列、“与非”阵列
动态“或非”阵列
本章小结
• • • • • 什么要发展ASIC，何为ASIC？ 门阵列：①固定门阵列 ②优化门阵列 标准单元 （库单元） 积木块单元（宏单元） PLA
固定门阵列→积木块的ASIC实现结构
思考题
• • • • 全定制、半定制电路的区分，举例。 ASIC的主要结构有哪些？ 用固定门阵列实现 。 用E/D NMOS PLA实现 和 。
半定制电路的结构
• 固定门阵列（FIXED GATE ARRAY） • 可编程逻辑器件（PLD） 目前较为成熟的PLD有PROM、PAL、 GAL和EPLD。 • 现场可编程门阵列FPGA
PLD
Programable Logic Device • PROM(Programable Read Only Memory)其基 本结构包括一个固定的“与”阵列，其输出加到 一个可编程的“或”阵列之上，主要用于有效计 算机程序和数据。 • PAL(Programable Array Logic)器件即可编程 阵列逻辑器件，由一个可编程的“与”阵列和一 个固定的“或”阵列组成。其对“与”阵列可编程 特性使输入项可以增多，而“或”阵列固定使器 件简化。
可重构的FPGA Reconfigurable FPGA
• 半定制电路有较快的设计和生产周期； • 全定制电路可以采用MPW的方式来试制 电路从而减小风险和制造成本。 • MPW（Multiplied Project Wafer）是现 在有些公司提供“分散设计、集中生产和 标准单元法”服务的产物，如美国MOSIS （MOS Implementation Service），国内 华虹、中芯国际也开展这样的加工服务。
ASIC的主要结构形式
• 行式结构 • 积木块结构 • 规则阵列结构
行式结构
• 行式结构如图所示，芯片中央为单元阵列和布 线通道，输入输出单元在芯片的四周。
• 门阵列和标准单元 都是行式结构，具有一定高 度的限制。 • 单元的信号引线从单元的上下两边引出，电源、 地线从单元的左右两边引出，并且它们的位置、 线宽都有严格的规定。 • 行式结构的布线采用两边或四边布线通道模 型，通常采用面向布线区的布线方式。 • 所谓面向布线区的布线方式是指布线的优化是 针对各布线通道实现的。
第二章
专用集成电路CAD ASIC-Application Specific Integrated Circuit
§1. IC 分类
• 按工艺分类 双极（Bipolar）、MOS、BiMOS • 按功能分类 模拟（Analog）、数字（Digital）、数模混合 (Mix) • 按用途分类 通用（Universal）、专用（ASIC） • 按设计方式分类 半定制（Semi-Custom）、全定制（ FullCustom ）
P阱硅栅CMOS固定门阵列 10管单元
• 用10管CMOS实现以下或门
逻辑门电路和版图
锁存器电路和版图
§4.标准单元 Standard Cell
• 标准单元设计方法又称库单元法。 • 标准单元设计技术，是指采用精心设计 的逻辑单元版图，按芯片的功能要求排 列而成专用电路的设计技术。这些单元 的版图具有相同的高度，不同的宽度。
2、优化门阵列
• 优化门阵列是属于全定制集成电路。 • 优化门阵列是一种不规则的门阵列结构。 所谓不规则是指它的单元行的宽度不完 全相同，即每行的单元数有多有少，布 线通道的容量不完全相同。
3、CMOS门阵列
• 门阵列的实现有多种方式，有TTL、 ECL和MOS门阵列。相比之下，CMOS 门阵列的工艺复杂性较小，布线和电源、 地线也较为好处理。 • 门阵列单元是门阵列的核心，针对不同 的需要，可以采用不同的工艺和不同的 单元结构。
• 本课程涉及的门阵列： • 1、固定门阵列 • 2、优化门阵列 • 3、CMOS门阵列
1、固定门阵列
• 固定门阵列的设计方法又称“母片”法，是一种母 片式半定制技术。 • 固定门阵列具有规则的结构，即有固定大小、固 定结构、固定I/O数量的门阵列。 • 单元的信号引线从单元的上下两边引出，电源、 地线从单元的左右两边引出，并且它们的位置、 线宽都有严格的规定。 • 在水平布线通道内，铝线都是水平线，需要垂直 跨接的线网，都采用多晶硅或扩散条垂直跨接， 在垂直布线通道内，铝线都是竖直线，水平跨接 通过多晶硅条或扩散条实现。多晶硅线与铝线总 是相垂直的分布。
ห้องสมุดไป่ตู้
工艺
• 双极(BJT)：多子器件，电流大，驱动 大； • MOS：少子器件，面积小，速度快； • BiMOS：速度和功率的平衡； • DMOS：双扩散MOS，高压大功率； • BCD：现在流行的工艺。
模拟集成电路设计特点
• 模拟IC的应用环境难以容忍由于工艺影响造成的电气 参数的离散性，在电路设计常采用负反馈技术来保证 电气性能指标的一致性。 • 在基本放大电路中多采用漂移小、对称性好的差分放 大器和有源负载放大器。 • 电路设计和版图设计配合实施匹配性设计。 • 偏置电路不用电阻而用温度补偿效果较好的恒压源、 恒流源。 • 设计中尽量多用一些有源器件而少用电阻或者用有源 器件代替无源器件。 • 采用比例电阻，不用绝对值设计，二极管用三极管实 现。
积木块结构
• 所谓的积木块结构是宏单元的布图结构，积木 块单元突破了单元高度的限制，使单元的设计 灵活性大为增强，并且单元的优化程度更高。
• 标准专用电路通常采用积木块结构， 如 单片机芯片。 • 积木块结构的布线通常将连线按数据流 和控制流进行分类，采用面向或网的布 线方法。所谓面向线网的布线方法是指 布线的优化是按照线网顺序进行。
• 标准单元的电源线和地线通常安排在单元的上 下端，从单元的左右两侧同时出线。电源、地 线在两侧的位置要相同，线的宽度要一致，以 便单元间电源、地线的对接。 • 单元的输入/输出端安排在单元的上、下两 边，要求至少有一个输入端或输出端可以在单 元的上、下两边方向引出，单元在上、下边引 出线的位置及间隔以某个数值单位进行量化。 引线具有上下出线的能力的目的是为了线网能 够穿越单元，位置和间隔量化的目的是使CAD 布线简洁，目标明确。
• 由于单元设计上的规格化和标准化，称 之为“标准单元”。这些单元经过人工优 化设计，经过设计规则及性能模拟验 证，并经过测试芯片的实际测定。
标准单元的版图结构
§4.可编程逻辑阵列 PLA
• PLA也是实现专用集成电路的一种常见方法。 可以采用掩膜编程技术（硬件编程）或熔丝编 程、电场编程技术（软件编程）来实现。 • PLA是一种利用两级ROM结构构成的“与”矩阵 和“或”矩阵。 • 每块PLA中，“与平面”只能外部输入，内部输 出，“或平面”只能内部输入，外部输出。
通用和专用IC
• 专用集成电路是相对于通用集成电路而 言的，但两者并没有技术含义上的差 异，也没有明显的界限。 • ASIC可分为ASSP和ASCP • Application Specification Customed Product • Application Specification Standard Product
半定制电路
• 与全定制不同，半定制电路的大部分设计和制 备过程并不是针对某一特定用户。 • 半定制电路具有一定的“母片”结构。 • 半定制设计方法是只设计全套掩膜版中的一块 或数块，典型的方法有门阵列法和可编程阵列 （PLA）法等。 • 半定制电路按照半成品的形式又可划分为两种： 一种是半定制电路的初始基础是硅材料母片， 另一种是半定制电路的初始基础是已封装好的 电路 。
System-on-a-Chip (SOC)
RAM RISC DSP ROM Logic RF Analog MPEG MEMS
I/O
Pentium II
IC Conductors
规则阵列结构
• 规则阵列结构既可以单独构成电路逻辑，又可 以作为ASIC的一个单元。 • 规则阵列结构一般为两级阵列，分别为“与阵 列”和“或阵列” 。 • ROM和PLA阵列是规则阵列结构，大多采用MOS 结构。 • MOS集成电路中，常用“或非—或非”阵列结构 或“与非—与非”阵列结构代替“与—或”阵列结 构 ，均有同相和反相输入和输出。
IC设计方式
• IC按设计方法可分为全定制、半定制电 路，现在有些观点认为应分为全定制、 半定制、可编程三类，这种分法实际上 是突出了可编程类器件。 • 定制电路基本都是ASIC。
全定制电路
• 所谓全定制ASIC电路，是指对于为某一 用户设计、制造的集成电路，从电路图 输入开始，完成逻辑或电路验证、版图 生成、掩膜（MASK）制备到芯片制作 的全套集成电路研制过程 。 • 全定制设计方法是设计工艺所需要的全 套掩膜版，有标准单元法、功能块法、 优化阵列法等。
GAL（General Array Logic）
• GAL是一种通用阵列逻辑器件，是一种 可电擦写、可重复编程、可以加密的 PLD。GAL器件是将一个可编程的“与” 阵列连接到输出逻辑宏单元（OLMC） 上输出，通过对OLMC的编程，就可在 符合各种逻辑设计的需求方面，给设计 者提供更大的灵活性。
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专用集成电路设计基础教程(来新泉 西电版)第2章 集成电路的基本制造工艺及版图设计PPT
4
〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
1
半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
6
2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
3
1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
1
半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
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2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
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1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
集成电路CADPPT课件.ppt
寄存器，处理器、子系统，CPU、存储器 行为域：微分方程，布尔方程，RTL描述，
算法描述、系统描述 物理域：掩膜单元，标准单元，宏单元，模
块，芯片
集成电路设计
集成电路设计中典型的Y型图 设计域：电路级，逻辑级，寄存器传输级，
算法级，系统级
半定制设计方法
全定制设计方法
（1）电路设计人员首先进行功能设计，得到设 计思路
按电路功能来分 模拟、数字、数模混合
按电路结构 半导体集成电路 混合集成电路（薄膜IC，厚膜IC等）
按器件结构分类 双极型集成电路 MOS集成电路（NMOS，PMOS，CMOS）
IC分类
ቤተ መጻሕፍቲ ባይዱ 按集成电路规模分类 SSI MSI LSI VLSI ULSI GSI
在Cadence软件中手工绘制集成电路版图
LVS是指从版图中提取出网表，与逻辑/电路设 计得到的网表进行比较，检查两者是否一致。
然后，进行后仿真（post simulation）
全定制设计方法
后仿真 将版图中的参数提取出来后，再进行模拟仿真，
与前仿真对比。
全定制设计方法
（4）集成电路的加工制造 将设计好的版图，通过工艺加工，形成集成电
操作 知识（☆） 理论
思维方式
微电子、电子科学与技术、计算机科学与技术、 通讯、自动控制专业
第三次技术革命 最具有新技术革命代表性的是以微电子技术为 核心的电子信息技术。 计算机、通讯的基础是微电子
微电子技术发展的理论基础是19世纪末到20 世纪30年代期间建立起来的现代物理学
微电子学的特点
微电子学是一门综合性很强的边缘学科，其中 包括了半导体器件物理、集成电路工艺和集成 电路及系统设计、测试等多方面的内容；涉及 了固体物理学、量子力学、热力学与统计物理 学、材料科学、电子线路、信号处理、计算机 辅助设计、测试与加工、图论、化学等多个领 域。
算法描述、系统描述 物理域：掩膜单元，标准单元，宏单元，模
块，芯片
集成电路设计
集成电路设计中典型的Y型图 设计域：电路级，逻辑级，寄存器传输级，
算法级，系统级
半定制设计方法
全定制设计方法
（1）电路设计人员首先进行功能设计，得到设 计思路
按电路功能来分 模拟、数字、数模混合
按电路结构 半导体集成电路 混合集成电路（薄膜IC，厚膜IC等）
按器件结构分类 双极型集成电路 MOS集成电路（NMOS，PMOS，CMOS）
IC分类
ቤተ መጻሕፍቲ ባይዱ 按集成电路规模分类 SSI MSI LSI VLSI ULSI GSI
在Cadence软件中手工绘制集成电路版图
LVS是指从版图中提取出网表，与逻辑/电路设 计得到的网表进行比较，检查两者是否一致。
然后，进行后仿真（post simulation）
全定制设计方法
后仿真 将版图中的参数提取出来后，再进行模拟仿真，
与前仿真对比。
全定制设计方法
（4）集成电路的加工制造 将设计好的版图，通过工艺加工，形成集成电
操作 知识（☆） 理论
思维方式
微电子、电子科学与技术、计算机科学与技术、 通讯、自动控制专业
第三次技术革命 最具有新技术革命代表性的是以微电子技术为 核心的电子信息技术。 计算机、通讯的基础是微电子
微电子技术发展的理论基础是19世纪末到20 世纪30年代期间建立起来的现代物理学
微电子学的特点
微电子学是一门综合性很强的边缘学科，其中 包括了半导体器件物理、集成电路工艺和集成 电路及系统设计、测试等多方面的内容；涉及 了固体物理学、量子力学、热力学与统计物理 学、材料科学、电子线路、信号处理、计算机 辅助设计、测试与加工、图论、化学等多个领 域。
集成电路CAD 第二章
2、优化门阵列
• 优化门阵列是属于全定制集成电路。 • 优化门阵列是一种不规则的门阵列结构。 所谓不规则是指它的单元行的宽度不完 全相同，即每行的单元数有多有少，布 线通道的容量不完全相同。
3、CMOS门阵列
• 门阵列的实现有多种方式，有TTL、 ECL和MOS门阵列。相比之下，CMOS 门阵列的工艺复杂性较小，布线和电源、 地线也较为好处理。 • 门阵列单元是门阵列的核心，针对不同 的需要，可以采用不同的工艺和不同的 单元结构。
§2. ASIC
• 从广义上来讲，几乎所有有专门用途 的，而又不属于标准集成电路、通用存 贮器、通用微处理器的产品都可以称为 ASIC。
ASIC的主要优点
• ⑴降低了产品的综合成本； • ⑵提高了产品可靠性； • • • • ⑶提高了产品的保密程度和竞争能力； ⑷降低了电子产品的功耗； ⑸提高了电子产品的工作速度； ⑹大大减少了电子产品的体积和重量。
EPLD（Erasable Programable Logic Devices）
• EPLD是80年代中期由美国ALTRA公司 推出的一种新型可擦除的可编程逻辑器 件，它是将EPROM直接合成于PLD 芯 片之中。不同型号的EPLD大都由不同个 数的宏单元组成，每个宏单元一般包括 三个组成部分：逻辑阵列、可编程寄存 触发器、可编程I/O控制模块。
§1. IC 分类
• 按工艺分类 双极（Bipolar）、MOS、BiMOS • 按功能分类 模拟（Analog）、数字（Digital）、数模混合 (Mix) • 按用途分类 通用（Universal）、专用（ASIC） • 按设计方式分类 半定制（Semi-Custom）、全定制（ FullCustom ）
数字IC的设计
1.集成电路CAD绪论
按电路功能分类
通用 集成电路
市场上能买到的具有 通用功能的集成电路
专用 集成电路
针对某一电路系统的要 求而专门设计制造的;具 有特定电路功能,通常市 场上买不到的
专用标准 集成电路
有些专用芯片又有许 多系统销售商在贩卖
例如：74 系列 4000系列 Memory芯片 CPU 芯片等
2016/8/18
– 目前全世界微机总量约6亿台，在美国每年由计算机完成的工作量超 过4000亿人年工作量。美国欧特泰克公司认为：微处理器、宽频道 连接和智能软件将是21世纪改变人类社会和经济的三大技术创新
2016/8/18 39
摩尔定律开始受到挑战、技术在未 来10-15年仍可保持线性发展
90nm技术、300mm（12英寸）硅 片、铜互连工艺、系统芯片（SOC） 成为四大热点
8088
• 1979年3月 • 16 Bit • 29000晶体管 • 5到8MHz •1.5um
Intel 386
• 1985年10月 • 32 Bit • 275000晶体管 • 16到32 MHz
•1um
2016/8/18
33
Intel 486
• 1989年4月 • 32 Bit • 1,200,000晶体管 • 25到50 MHz • 1-0.8um
2016/8/18 26
• 1946年1月，Bell实验室正式成立半导体研 究小组, W. Schokley，J. Bardeen、W. H. Brattain • Bardeen提出了表面态理论， Schokley给出 了实现放大器的基本设想，Brattain设计了 实验 • 1947年12月23日，第一次观测到了具有放 大作用的晶体管
2016/8/18
通用 集成电路
市场上能买到的具有 通用功能的集成电路
专用 集成电路
针对某一电路系统的要 求而专门设计制造的;具 有特定电路功能,通常市 场上买不到的
专用标准 集成电路
有些专用芯片又有许 多系统销售商在贩卖
例如：74 系列 4000系列 Memory芯片 CPU 芯片等
2016/8/18
– 目前全世界微机总量约6亿台，在美国每年由计算机完成的工作量超 过4000亿人年工作量。美国欧特泰克公司认为：微处理器、宽频道 连接和智能软件将是21世纪改变人类社会和经济的三大技术创新
2016/8/18 39
摩尔定律开始受到挑战、技术在未 来10-15年仍可保持线性发展
90nm技术、300mm（12英寸）硅 片、铜互连工艺、系统芯片（SOC） 成为四大热点
8088
• 1979年3月 • 16 Bit • 29000晶体管 • 5到8MHz •1.5um
Intel 386
• 1985年10月 • 32 Bit • 275000晶体管 • 16到32 MHz
•1um
2016/8/18
33
Intel 486
• 1989年4月 • 32 Bit • 1,200,000晶体管 • 25到50 MHz • 1-0.8um
2016/8/18 26
• 1946年1月，Bell实验室正式成立半导体研 究小组, W. Schokley，J. Bardeen、W. H. Brattain • Bardeen提出了表面态理论， Schokley给出 了实现放大器的基本设想，Brattain设计了 实验 • 1947年12月23日，第一次观测到了具有放 大作用的晶体管
2016/8/18
集成电路版图设计-第二章
Tanner Pro 集成电路设计与布局 长春理工大学
实战指导课件
第2章 使用S-Edit 设计基本组 件符号
本书主要以CMOS 的电路类型来学习 Tanner Pro 软件的使用。CMOS 电路的基 本组件为NMOS，PMOS 等。在S-Edit 中 可建立如PMOS、NMOS、电阻、电容等组 件符号，并可设置组件的各种性质，如 NMOS 组件的信道宽度、信道长度等。在 本章中将以详细的步骤引导读者建立 NMOS组件及Vdd 组件，并学习S-Edit 的 基本功能。
2.1 使用s-Edit 建立NMOS 符号
(1)打开S-Edit 程序
图2.1 S-Edit 标题栏
(2)另存新文件
图 2.2 另存新文件
(3)环境设置
图 2.3 设置颜色
(4)编辑模块
图 2.4 编辑模块Module0
(5)切换模式 (6)绘制NMOS 符号(7)加入组件接脚
图 2.5 切换置符号模式
（1）新增模块
图2.18 新增模块
图2.19 编辑画面
(2)切换模式
(3)绘制Vdd 符号
图 2.20 切换置符号 模式
图2.21 绘制Vdd 符号
(4)加入全域端口
图 2.22 编辑全域端口
图 2.23 全域端口编辑结果
(5)全域符号Vdd 设计成果
图2.24 全域符号Vdd 编辑结果
图 2.25 电路设计模式中没有电路图的存在
图2.6 绘图与 文字工具栏
图2.8 Schematic Tool
(8)编辑连接端口
图Байду номын сангаас2.9 编辑接脚
(10)设置输出性质
(11)完成NMOS 符号编辑
大学集成电路CAD教案
大学集成电路CAD教案大学集成电路CAD教案一、教学目标通过本课程的学习，学生应该能够掌握以下知识和能力：1. 理解集成电路设计流程和CAD工具；2. 学习电路原理和电路设计的基础知识；3. 掌握基本的EDA软件工具；4. 熟悉数字电路和模拟电路设计方法；5. 掌握电路仿真和电路调试技能；6. 大量实践项目实践；二、教学内容第一章：介绍1. 课程综述2. 电路设计流程3. CAD工具4. 学习计划第二章：电路原理和设计基础知识1. 微电子学基础知识2. 半导体器件3. 电路元器件和电路参数4. 基本电路5. 信号处理和功率放大器第三章： EDA软件工具1. 常用EDA软件工具2. 详细介绍特定软件的界面和使用方法3. 电路的概念和基础4. 在EDA工具中创建和完成设计第四章：数字电路设计1. 数字逻辑设计理论和技术2. 组合逻辑电路3. 时序逻辑电路4. 静态存储器第五章：模拟电路设计1. 模拟电路的基础2. 放大器电路3. 滤波电路4. 模拟混合电路设计第六章：电路的仿真与调试1. 仿真软件工具 ~模拟仿真和数字仿真~2. 仿真电路的搭建和参数调整3. 仿真结果分析和优化4. 调试和验证设计第七章：项目实践1. 项目流程安排2. 项目的选题和具体设计3. 必要的EDA软件4. 仿真和调试5. 结果分析和报告撰写三、教学方法1. 理论讲授与实践教学相结合；2. 重视实际项目实践；3. 激发学生的研究兴趣；4. 鼓励自学；5. 培养学生的创新意识和团队合作精神。
四、教学评估方法1. 日常考核：课堂问题解答、小作业；2. 实验报告；3. 课堂设计和项目演示；4. 其他。
五、参考教材1. 微电子电路设计和分析， D.A. Neamen2. 集成电路设计， T. A. Fjeldly和O. H. Saevdal3. 数字电路设计， M. Wakerly4. 电子电路仿真与分析， R. Jacob Baker5. CMOS数字IC设计， J. Rabaey、A. Chandrakasan和B. Nikolic总结大学集成电路CAD教案主要是通过教学目标确定课程的重点和难点，由于IEEE标准的到来，EDA的软件目前已经成为了半导体产业前沿技术的代表。
集成电路CAD复习提纲(ending)
I DS
KP
W
2 L0 2LD
V
GS
V T H 1 λV DS
2
25.模型参数提取技术 电路模拟的精确度不仅与器件模型本身有关，还与给定的器件模型参数值是否正确密切有关。所以准确地获取模型 参数是电路分析的重要工作。 26.模型参数提取方法 （1）用仪器直接测量 （网络分析仪测试 S 参数，晶体管特性图示仪 I-V 特性） （2）从工艺参数获得模型参数（根据工艺条件、样品测试图及设计参数 ） （3）模型参数的计算机优化提取（测量较少的器件电特性，采用最优化的曲线拟合）
第的时间内，用最低的成本，获得最佳的设计指标，且所用的芯片面积/功耗最小. 8.设计方法的种类 ·全定制设计方法 ·半定制设计方法 ·定制设计方法 ·可编程逻辑器件（PLD）设计方法 ·逻辑单元阵列设计方法 (FPGA) 【这两种自己制作】 9.全定制设计方法 适用范围：要求获得最高速度、最低功耗和最小芯片面积的设计 设计方法：利用人机交互式图形编辑系统，由版图设计人员进行版图中各个器件的设计和器件之间的互连设计。 特点：对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 10.半定制设计方法 适用范围：要求成本低、周期短、生产批量比较小的芯片设计 设计方法：对门阵列芯片作“单独处理” ，即根据网络的要求，考虑如何进行门的布局和门之间的连线，也就是对用 于接触孔和连线的掩膜版（一般为 2~4 层掩膜）进行单独的设计和制作；然后再次进行工艺加工完成芯片的未完工 序。
电子科技大学中山学院—2— 厚德 博学 求是 创新
《超大规模集成电路设计方法学导论》 授课/张华斌 提纲/王嘉达
教材/杨之廉 申明 授课/张华斌 考核方式/日常作业 3 次 10% | 实验上机 5 次 30% 提纲/王嘉达 | 期末笔试 60%
集成电路器件与工艺CAD第二讲
c. 为什么不采用高能离子注入而是耗时很长的高温推进 对晶格破坏大；成本高(1MeV离子注入机460万美元)
标准N井CMOS工艺流程
BOE去除oxide后，重新生长250埃buffer oxide，以 减少下一步淀积Si3N4带来的应力。低压化学气相淀 积Si3N4用于掩蔽氧化，厚度1200埃。 （由于LPCVD Si3ห้องสมุดไป่ตู้4应力较大，一般淀积厚度小于 2000埃）
光刻胶 Si3N4 SiO2 N阱窗口
去胶：经过离子注入的胶很难通过湿法(热硫酸煮)去除，需要采用干 式臭氧（O3）烧除法。最后再刻蚀除去Si3N4层。
标准N井CMOS工艺流程
形成N井：1. 离子注入 ; 2. 高温推进. 关键要点：a. 井深和浓度设计 太浅形成穿通；太深工艺实现困难,浪费时间金钱 浓度高会降低迁移率，增大寄生电容及阈值电压 浓度过低无法有效形成足够深的 b. 温度设计 过高会使硅融化(1400C) 过低会无法推进井深
标准N井CMOS工艺流程
•为什么N井工艺采用的多于P井工艺？
•电子迁移率高，在同样尺寸下有更高的ION、Gm; •很多电路结构因此更多的使用NMOS比如pseudo NMOS logic； •优化占80%的NMOS比优化占20%的PMOS更能提高电路性能； •井中掺杂高，导致迁移率低、寄生电容大，电路性能受到影响； •电路性能优化：牺牲PMOS做在N井里，让NMOS不必使用P井。
Si3N4
(通道效应：单晶靶中，离子注入速度方向平行于主晶轴时，部分离 子可能无阻挡地行进很长距离，造成较深杂质分布，形成通道)
标准N井CMOS工艺流程
光刻1：使用N阱Mask，工艺顺序为：表面清洗烘干、涂底、旋涂 光刻胶、软烘、对准曝光、后烘、显影、硬烘，最后干刻Si3N4 离子注入：磷注入(比起砷，磷原子量小易扩散，适合作为阱掺杂) (通道效应的防止方法：1.硅片倾斜7度；2.覆盖200~250埃氧化层， 使离子束方向随机化)
《集成电路版图设计》(第二章)PPT课件
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
✓ nwell是N 阱，PMOS管做在N阱中； ✓ ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； ✓ pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； ✓ nimp是N型扩散区注入层； ✓ pimp是P型扩散区注入层； ✓ poly是多晶层，主要用来做管子的栅极； ✓ cont是接触孔contact； ✓ metal1是一铝层； ✓ via1是一铝层和二铝层之间的连接孔，称为通孔； ✓ metal2是二铝层； ✓ pad是压焊点所在的层； ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置（续）
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备（续）
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口：
电路CAD课件第2章Protel99SE电路原理图设计基础.ppt
文件夹 (Documents)
用于存放用户建立的文件夹和各种文档
2024/11/22
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Protel99SE 之二
如何关闭这些选项卡？
在要关闭的选项卡上单击右键，选择‘close’，则可关闭。
2024/11/22
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13
Protel99SE 之二
2.4 新建和保存电路原理图文件
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2
Protel99SE 之二
2.2 实例——设计时基电路
VCC
VCC 8
D1
R1
DIODE 2 0k
4
R
U1
Q
3
Ui
C1
2
TR IG
DIS
7
GND 1
0 .0 1 u
5
CVo lt
THR
6
5 55 C2
0 .0 1 u
Uo
R2 .
1 0k
C3 0 .0 1 u
图2 以555时基电路为例，学习电路原理图的绘制
光标和 栅格的 设置区
2024/11/22
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19
Protel99SE 之二
❖ 原理图大小变换的常用快捷键
PgUp： 放大视图 PgDn： 缩小视图 End： 刷新画面
2024/11/22
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Protel99SE 之二
2.6 电路原理图图纸的设置方法
常用元件库
Protel Dos Shcematic Intel.Lib （ INTEL公司生产的80系列CPU集成块元件库） Protel Dos Schematic Linear.lib （线性元件库） Protel Dos Schemattic Memory Devices.Lib （内存存储器元件库）
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如何关闭这些选项卡？
在要关闭的选项卡上单击右键，选择‘close’，则可关闭。
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2.4 新建和保存电路原理图文件
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2.2 实例——设计时基电路
VCC
VCC 8
D1
R1
DIODE 2 0k
4
R
U1
Q
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Ui
C1
2
TR IG
DIS
7
GND 1
0 .0 1 u
5
CVo lt
THR
6
5 55 C2
0 .0 1 u
Uo
R2 .
1 0k
C3 0 .0 1 u
图2 以555时基电路为例，学习电路原理图的绘制
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PgUp： 放大视图 PgDn： 缩小视图 End： 刷新画面
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2.6 电路原理图图纸的设置方法
常用元件库
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