堆叠芯片封装技术的研究

堆叠芯片封装技术的研究李真上海交通大学微电子学院，上海 (200030)英特尔亚太研发有限公司，上海 (200241)E-mail：lzdiana@摘要：在集成电路芯片封装领域中，如何在保证不影响芯片功能和不增大封装体积的同时，降低封装成本并提高生产效率，在国际上已成为一项非常重要和迫切的研究课题。

旨在解决此问题的堆叠内存芯片封装是一项将不同功能和大小的多个芯片堆叠并封装在一起的新技术。

本文首先回顾了集成电路芯片封装技术的发展，在详细分析了堆叠芯片封装技术现状后，通过与其他封装技术的比较，指出了该项技术具有长远的发展前景。

关键词：封装；堆叠内存芯片封装中图分类号：TN305.941．引言电子器件和IC器件的封装复杂程度大大增加了，新型封装结构的引入也越来越快。

这种封装形式的快速增多，归因于器件和系统应用在技术和成本方面对封装的要求。

随着封装越来越复杂，电子元件制造商也面临着困难的抉择，即必须将最终产品的功能块分割成单个的封装。

将系统集成在一个IC封装体（单封装系统－SIP）迅速成为许多高性能小体积封装的选择方案。

这些发展趋势使得供应链更加复杂，而且一系列的技术挑战也需要在器件、封装、终端系统设计、制造公司之间开展更加紧密的合作才能克服。

封装形式的激增，首先是半导体器件和终端系统级产品技术持续进步的结果。

从器件方面，更小尺寸的光刻、更高的工作频率、更高的功率消耗、与其它元件的更多的互连，这些都导致封装结构和组装技术的持续发展。

功能更加丰富的终端产品的薄型化、小型化要求也增加了对现有封装的要求。

因此，整个电子供应链的成本压力会越来越大。

人们必须正确地选择和应用一种最低成本的封装结构，使其能恰好满足终端产品和器件的要求。

如果在早期设计阶段不去充分考虑这一点，那么，在市场应用方面将会产生重大的不利影响。

三维封装（3D packaging）代表了一种新的发展方向，被广泛应用在小体积的SiP应用上。

封装体内硅的堆叠将不同类型的器件像单一芯片那样堆叠集成在同一封装体内。

当今世界上，绝大多数手机的生产使用了这一技术。

通常，FLASH和SRAM存储器堆叠在单个芯片级封装（CSP）内。

2.5G和3G手机，功能更强，需要更高水平的集成。

许多公司将数字基带处理器器件与其它附加功能，如MP3解码和GPS处理等，集成到更大容量的存储器器件之中，做成堆叠结构，即本文将要详细讨论的堆叠芯片封装技术。

为了适应单个IC封装内的垂直堆叠，已经开发了一系列的专用技术。

封装工艺中极薄芯片(薄至50微米)的加工是技术难点。

有时，必须把芯片堆叠在同样尺寸的芯片上。

这就必须使用低线弧高度键合，并添加芯片间隔层以隔离金线。

有时候，要将较大的芯片堆叠在较小的芯片上，这时，上层芯片的悬空部分必须进行无损互连。

当前在手机和PDA的大批量生产方面，倾向于使用3个和4个芯片的堆叠在一起。

7种或8种有源器件的堆叠已经得到评价和认证，但是还存在I/O分配和器件互连等设计方面的问题有待解决。

正是器件和系统技术的革新带动了对传统IC封装的需求，刺激了封装技术的改进和提高。

由于应用变得更加苛刻，必须发展封装技术，以最低成本提供最佳的解决方案。

新的封装技术带来了加工成本的降低，从而消除了从前封装增长方面的许多障碍。

这一情况带来了新的问题，必须在较短的时间里提供大量定制化的封装解决方案。

封装集成技术的进步，使得更小更好的终端产品的生产成为可能，但是对传统的电子供应链提出了挑战。

半导体、封装和OEM之间必须开展新的更高水平的合作，才能向市场提供这些先进的产品。

2．半导体封装技术的发展2.1 传统的集成电路封装技术的改进尽管面型阵列封装的广泛采用大大改变了IC封装的性质，但是仍然没有阻止传统的引线框架技术的发展。

Exposed Pad封装和微型引线框架封装（MLF），就是两种在封装变革下传统封装结构获得广泛应用的实例。

Exposed Pad封装是一种将30年来一直完全封装在内部的芯片底座下移，并且裸露在底部的技术[1]。

在芯片底座用于接地时，它具有双倍的功耗对应能力，并能明显减小封装回路的自身电感。

MLF更进一步，它在封装体底部用小岛来取代传统的外引线。

这一改进使得封装体积缩小了60％，进一步减小了高频应用器件的引线电感。

Exposed Pad 和 MLF为苛刻的应用提供了更高的性价比，因而在市场上获得了巨大成功。

尽管90年代末MLF封装就达到了量产水平，但直到2003年该技术才被大量采用。

MLF封装非常适合小型高频器件的封装，比如蜂窝式手持设备。

由于无线局域网在便携式计算器件中的使用越来越多，所以MLF得到了广泛采用。

2.2 新一代集成电路封装技术的发展随着集成电路功能的进一步强大，对封装的要求越来越高，琳琅满目的封装技术应运而生，包括BGA，CSP，Flip Chip和SiP等，如图1所示。

图1 各种形式的封装这里首先需要对几个概念进行解释。

如果把封装效率定义为芯片尺寸与封装尺寸之比，那么按照封装效率的提高顺序，集成电路封装技术由早期包括DIP的引脚阵列PGA(Pin Grid Array)发展到TSOP（Thin Small Outline Package），球栅阵列BGA（Ball Grid Array），芯片级封装CSP(Chip Scale Package)，和晶圆级封装WLP(Wafer Level Package)。

芯片级封装的封装效率可达到80％，而晶圆级封装将达到接近100％。

从封装完成的电学性能来看，则由多芯片封装MCP（M Chip Package）发展到了系统级封装SiP(System-in-Package)。

二者的区别在于，SiP中可搭载不同类型的芯片，芯片之间可以进行信号存取和交换，从而以一个系统的规模而具备某种功能；MCP中堆叠的多个芯片一般为同一种类型，以芯片之间不能进行信号存取和交换的存储器为主，从整体来讲为多芯片存储器。

1．薄型小尺寸封装TSOP到了80年代出现的内存第二代封装技术以TSOP为代表，它很快为业界所普遍采用，到目前为止还保持着内存封装的主流地位。

TSOP是英文Thin Small Outline Package的缩写，意即。

TSOP内存封装技术的一个典型特征就是在封装芯片的周围做出引脚，如SDRAM内存的集成电路两侧都有引脚，SGRAM内存的集成电路四面都有引脚。

TSOP适合用SMT 技术（表面安装技术）在PCB（印刷电路板）上安装布线。

TSOP封装时，寄生参数(电流大幅度变化时，引起输出电压扰动) 减小，适合高频应用，操作比较方便，可靠性也比较高。

2．球栅阵列BGA20世纪90年代随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI、VLSI、ULSI相继出现，芯片集成度不断提高，I / O引脚数急剧增加，功耗也随之增大，对集成电路封装的要求也更加严格。

为满足发展的需要，在原有封装方式的基础上，又增添了新的方式——球栅阵列封装，简称BGA（Ball Grid Array）。

BGA 封装技术有这样一些特点：I / O 引脚数虽然增多，但引脚间距并不小，从而提高了组装成品率。

虽然它的功耗增加，但BGA 能用可控塌陷芯片法焊接，从而可以改善它的电热性能。

厚度和重量都较以前的封装技术有所减少。

寄生参数减小，信号传输延迟小，使用频率大大提高。

组装可用共面焊接，可靠性高。

采用BGA新技术封装的内存，可以使所有计算机中的DRAM内存在体积不变的情况下内存容量提高两到三倍。

BGA与TSOP相比，具有更小的体积、更好的散热性能和电性能。

BGA封装技术使每平方英寸的存储量有了很大提升，采用BGA封装技术的内存产品在相同容量下，体积只有TSOP封装的三分之一。

另外，与传统TSOP封装方式相比，BGA封装方式有更加快速和有效的散热途径。

不过BGA封装仍然存在着占用基板面积较大的问题。

3．倒装芯片互连Flip Chip倒装芯片互连也称为可控塌陷芯片连接C4（Controlled Collapse Chip Connection），是在上世纪60年代首先由IBM公司设想并研制出来的[2]。

在推向市场一段时间之后，最终成为量产的主流。

传统的键合以金线来连接器件与封装体，属于外引线连接，而倒装芯片互连是将芯片直接粘接在封装基板上，将芯片面向下放在线路板中，然后用回流焊焊在板子的焊盘上，如图2所示。

倒装芯片互连的信号路径短，电性能更好。

要想充分利用倒装芯片的优点，需要进行设计信号、电源与器件内核的互连。

图2 Flip Chip互联的实现倒装芯片设计，焊点分布也要求严格。

封装基板层数，占封装成本的最大份额。

互连凸点的合理分布，包括信号组之间电源和接地点的分布、多种电平之间的隔离、多种凸点间距的使用，都能有效缩减封装成本。

焊点的分布必须在早期芯片设计时进行，这需要器件和封装设计工程师之间的合作。

4．芯片级封装CSP芯片级封装可以是任何封装形式，但它的面积不能大于IC裸片的1.2倍，否则就不能称为芯片级封装[3]。

这样在相同体积下，内存条可以装入更多的芯片，从而增大单条容量。

也就是说，与BGA封装相比，同等空间下CSP封装可以将存储容量提高三倍。

CSP封装内存不但体积小，同时也更薄，其金属基板到散热体的最有效散热路径仅有0.2mm，大大提高了内存芯片在长时间运行时的可靠性，线路阻抗显著减小，芯片速度也随之得到大幅度的提高。

不少国际DRAM大厂商都表示，虽然目前DDR266或DDR200很多还采用TSOP封装技术，但自DDR333开始，如再使用传统SDRAM的TSOP封装的话，在量产良品率上势必会出现极大问题，因此如需将规格向上提高到DDR333，则需将封装方式改用为CSP封装才有机会。

据了解，目前DRAM颗粒厂如采用0.175微米工艺来制造DDR333颗粒，良品率上最多仅能达到20%(原因在于0.175微米工艺是用来制造DDR266)，但如将工艺提升至0.15微米甚至0.13微米，用来制造DDR333颗粒，其良品率将可高达70%～80%。

对于DRAM颗粒厂商而言，在制造一颗DDR266与DDR333时所耗费成本几乎是相差不大，因此使用CSP封装的高性能内存是大势所趋。

5．系统级封装SiP随着封装复杂程度的继续增加，系统级封装（SiP）适时出现，提供了一种成本低廉而且灵活的方案，它能在单封装体内实现完整电气功能块的集成，将许多有源器件以及无源器件集成在一个小小的IC封装里。

图3 系统级封装如图3所示，SiP能将更小的标准硅设计组合在一起，做成最终系统的功能块。

在高速应用方面，SiP使IC间互连路径能作得比传统母板级互连更短。

SiP将RF设计的复杂程度由系统基板降低到IC封装。

对于更小而功能更高的终端产品，SiP技术还能大大压缩其空间，并精简电学子系统。