计算机组成原理课设 不恢复余数的无符号阵列除法器
2022年大连民族大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)
2022年大连民族大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、一个存储器系统中，常常同时包含ROM和RAM两种类型的存储器，如果用lK×8位的ROM芯片和lK×4位的RAM芯片，组成4K×8位的ROM和1K×8位的RAM存储系统，按先ROM后RAM进行编址。
采用3-8译码器选片，译码信号输出信号为Y0~Y7，其中Y4选择的是（）。
A.第一片ROMB.第五片ROMC.第一片RAMD.第一片RAM和第二片RAM2、主存储器主要性能指标有（）。
1.存储周期Ⅱ.存储容量Ⅲ.存取时间Ⅳ.存储器带宽A.I、IⅡB.I、IⅡ、IVC. I、Ⅲ、lVD.全部都是3、有如下C语言程序段：（）short si=-32767；unsigned short usi=si；执行上述两条语句后，usi的值为A.-32767B.32767C.32768D.327694、浮点数加/减运算过程一般包括对阶、尾数运算、规格化、舍入和判断溢出等步骤。
设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含两位符号位）。
若有两个数，即x=2×29/32，y=25×5/8，则用浮点数加法计算xty的最终结果是（）。
A.001111100010B.001110100010C.010*********D.发生溢出5、float类型（即IEEE754标准中的单精度浮点数格式）能表示的最大整数是（）。
A.2126-2103B.2127-2104C.2127-2105D.2128-21046、一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连续单元读出或写入多个数据。
这种总线事务方式称为（）。
A.并行传输B.串行传输C.突发传输D.同步传输7、在下面描述的PCI总线的基本概念中，不正确的表述是（）。
A.PCI总线支持即插即用B.PCI总线可对传输信息进行奇偶校验C.系统中允许有多条PCI总线D.PCI设备一定是主设备8、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（）。
计算机组成原理课件5
例 x= -0.1100, y= -0.1000, 求x+y。 解： [x]补=11.0100 [y]补=11.1000 [x]补 1 1.0 1 0 0 + [y]补 1 1.1 0 0 0 1 0. 1 1 0 0 符号位出现“10‖，表示已溢出，负溢出。即结果小于-1
计算机组成原理 21
(3) 利用进位值的判别法
中Sf1和Sf2分别为最高符号位和第二符号位，此逻辑表达式 可用异或门实现。
计算机组成原理
20
例 x= +0.1100, y= +0.1000, 求x+y。 解： [x]补=00.1100 [y]补=00.1000 [x]补 0 0. 1 1 0 0 + [y]补 0 0. 1 0 0 0 0 1. 0 1 0 0 符号位出现“01‖，表示已溢出，正溢。即结果大于+1
计算机组成原理
第六-八讲
计算机算法和算法逻辑实现
2013年6月23日
计算机组成原理 1
本讲安排
1、定点数加减法运算及电路实现 补码的加减法运算，全加器，溢出，快速加法 运算（进位链），74181ALU 2、定点数乘除运算和电路实现 原码、补码，布斯算法，原码恢复余数、不恢 复余数 3、快速乘除法运算技术和电路实现 布斯高基乘法，阵列乘法器，阵列除法器 4、浮点数四则运算以及实现 加减乘除
减法规则：
两个原码表示的数相减，首先将减数符号取反，然后将被 减数与符号取反后的减数按原码加法进行运算。
计算机组成原理
5
2.补码加法运算
补码加法的公式: [ x ]补＋[ y ]补＝[ x＋y ]补 (mod 2)
特点：不需要事先判断符号，符号位与码值位一起参加运算。 符号位相加后若有进位，则舍去该进位数字。
计算机组成原理复习(考研)题4
研究生入学试卷四一．选择题（每小题1分，共10分）1.冯.诺依曼机工作方式的基本特点是___。
A．多指令流单数据流 B.按地址访问并顺序执行指令C．堆栈操作 D.存储器按内容选择地址2.下列数中最大的数为___。
A．（10010101）2 B.（227）8 C.（96）16 D.（143）53.若浮点数用补码表示，则判断运算结果是否为规格代数的方法是___。
A．阶符与数符相同为规格代数 B.阶符与数符相异为规格代数C．数符与尾数小数点后第一位数字相异为规格代数D．数符与尾数小数点后第一位数字相同为规格代数4.某计算机字长处32 位，其存储容量为4MB，若按字编址，寻址范围是___。
A．0~~1M B.0~~4MB C.0~~4M D.0~~1MB5.双端口存储器在___情况下会发生读/写冲突。
A．左端口与右端口的地址码不同 B.左端口与右端口的地址码相同C．左端口与右端口的数据码相同 D.左端口与右端口的数据码不同6.从以下有关RISC的描述中选择正确答案___。
A．采用RISC技术后，计算机的体系结构又恢复到早期的比较简单的情况B．R ISC是从原来CISC系统的指令系统中挑选一部分实现的C．R ISC的主要目标是减少指令数D．RISC没有乘、除法指令和浮点运算指令7.在某CPU中设立了一条等待（WAIT）信号线，CPU在存贮器读周期T的时钟的下降沿采样W AIT线，请在下面的叙述中选出两个正确描述的句子___。
A.如WAIT为高电平，则在T2周期后不进入T3周期，而插入一个T W周期B.T W周期结束后，不管W AIT线状态如何一定转入T3周期C.T W周期结束后，只要W AIT线为低则连续插入一个T W周期直到W AIT线变高，才转入T3周期D.有了W AIT线，就可使CPU与任何速度的存储器相连接，保证了CPU与存储器连接时的时序配合8.以下描述中基本概念不正确的句子是___。
Ａ.ＰＣＩ总线不是层次总线Ｂ.ＰＣＩ总线采用异步时序协议和分步式仲裁策略Ｃ.Futurebus+总线能支持64位地址Ｄ.Futurebus+总线适合于高成本的较大规模计算机系统9.计算机的外围设备是指___。
阵列除法器
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：7401101学号：*****************指导教师：***完成日期：2010年1月15日沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (6)2.1顶层方案图的设计与实现 (6)2.1.1创建顶层图形设计文件 (6)2.1.2器件的选择与引脚锁定 (7)2.1.3编译、综合、适配 (8)2.2功能模块的设计与实现 (8)2.3仿真调试 (10)第3章编程下载与硬件测试 (12)3.1编程下载 (12)3.2硬件测试及结果分析 (12)参考文献 (14)附录（电路原理图） (15)第1章总体设计方案1.1 设计原理阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。
它有四个输出端和四个输入端。
当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。
可控加法／减法(CAS)单元的逻辑电路图如图1.1所示。
图1.1可控加法／减法(CAS)单元的逻辑图CAS单元的输入与输出关系可用如下一组逻辑方程来表示：S i＝A i ⊕(B i ⊕P) ⨁CC i＋1＝(A i＋C i) ∙(B i ⊕P)＋A i C i当P＝0时，就得到我们熟悉的一位全加器(FA)的公式：S i＝A i ⊕B i ⊕C iC i＋1＝A i B i＋B i C i＋A i C i当P＝1时，则得求差公式：S i＝A i ⨁B i '⨁C iC i＋1＝A i B i '＋B i 'C i＋A i C i其中B i '＝B i⨁1。
在减法情况下,输入C i称为借位输入,而C i＋1称为借位输出。
不恢复余数的除法也称加减交替法。
计算机组成原理课设 不恢复余数的无符号阵列除法器
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：不恢复余数的无符号数阵列除法器的设计院（系）：计算机学院专业：网络工程班级：学号：姓名：吴子娇指导教师：完成日期：2011年1月14日沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1顶层方案图的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (6)2.1.3编译、综合、适配 (7)2.2功能模块的设计与实现 (7)2.3仿真调试 (9)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理和阵列乘法器非常相似，阵列除法器也是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。
阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等，本实验设计的是不恢复余数阵列除法器。
本实验是利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。
逻辑结构图如图1.1所示。
图1.1不恢复余数阵列除法器的逻辑结构图它有四个输出端和四个输入端。
本位输入Ai及Bi，低位来进位（或借位）信号Ci，加减控制命令P；输出本位和（差）Si及进位信号Ci+1，除数Bi要供给各级加减使用，所以又输往下一级。
当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。
CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：Si＝Ai⊕(Bi⊕P)⊕CiCi＋1＝(Ai＋Ci)•(Bi⊕P)＋AiCi当P＝0时,Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi当P＝1时,则得求差公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi其中Bi＝Bi⊕1在减法情况下，输入Ci称为借位输入，而Ci+1称为借位输出。
西安电子科技大学834数据结构、计算机组成原理2021年考研专业课初试大纲
834“数据结构、计算机组成原理”复习参考提纲一、考察目标834 数据结构、计算机组成原理要求考生比较系统地掌握上述专业基础课程的基本概念、基本原理和基本方法，能够综合运用所学的基本原理和基本方法分析、判断和解决有关理论问题和实际问题。
二、考试形式和试卷结构1、试卷满分及考试时间：本试卷满分为150，考试时间为180分钟2、答题方式：闭卷，笔试3、试卷内容结构：数据结构75分、计算机组成原理75分三、考察范围数据结构：【总体要求】“数据结构”要求学生掌握常用数据结构的构造和实现，具备应用数据结构分析、设计和求解实际问题的能力。
要求掌握数据结构的基本概念、基本原理和基本方法；掌握线性结构、树和图的逻辑结构、存储（物理）结构，以及基本操作在不同存储结构上的实现，并能够对基本算法进行时间复杂度和空间复杂度分析；掌握基本的查找和排序方法及其算法实现，并能够利用这些方法对实际问题进行分析和求解，具备采用C或C++或Java等编程语言设计与实现算法的能力。
（一）线性表 1）线性表的基本概念和基本操作2）线性表的顺序存储及实现3）线性表的链式存储及实现4）线性表的应用（二）栈和队列 1）栈和队列的基本概念和基本操作2）栈和队列的存储结构与实现（1）栈的顺序存储及实现（2）栈的链式存储及实现（3）队列的链式存储及实现（4）循环队列的定义及实现3）栈和队列的应用（三）串1）串的基本概念和基本操作2）串的顺序存储、链式存储及实现3）串的模式匹配（1）基本的模式匹配算法（2）KMP模式匹配算法（模式串的next函数计算）（四）数组和广义表1）数组的基本概念和基本操作2）数组的顺序存储3）特殊矩阵的压缩存储、稀疏矩阵的压缩存储4）广义表的基本概念和存储结构（五）树与二叉树1）树的基本概念2）二叉树（1）二叉树的定义及性质（2）二叉树的顺序存储和链式存储（3）二叉树的先序、中序、后序遍历和层序遍历运算（4）线索二叉树的定义与基本运算3）树和森林（1）树的存储结构（2）树（森林）与二叉树的相互转换（3）树和森林的遍历4）哈夫曼（Huffman）树的构造与应用（六）图1）图的基本概念和基本操作2）图的存储结构（1）数组表示法（邻接矩阵表示法）（2）邻接表表示法、逆邻接表表示法（3）邻接多重表（4）十字链表3）图的遍历（1）深度优先遍历（DFS）算法（2）广度优先遍历（BFS）算法4）图的应用（1）最小生成树求解方法（Prim算法、Kruskal算法）（2）最短路径求解方法（Dijkstra算法、Floyd算法）（3）AOV-网和拓扑排序方法（4）AOE-网和关键路径求解方法（七）查找1）查找的基本概念2）静态查找表（1）无序顺序表、有序顺序表（2）顺序查找算法（3）折半查找算法、折半查找判定树的构造3）动态查找表（1）二叉查找树（二叉检索树、二叉排序树）的构造及查找、插入和删除运算（2）平衡二叉树的构造及查找运算（3）B-树的特点及查找运算（4）B+树的基本概念4）哈希表（1）哈希表的基本概念（2）哈希表的构造及查找运算5）查找算法的分析（平均查找长度计算）及应用（八）排序1）排序的基本概念（排序过程中的基本操作、排序算法的时空复杂度及稳定性）2）简单排序方法（1）直接插入排序算法（2）冒泡排序算法（3）简单选择排序算法3）快速排序4）堆排序5）归并排序6）基数排序（1）多关键排序方法（2）链式基数排序方法及特点7）外部排序的基本概念计算机组成原理:【总体要求】“计算机组成原理”要求学生掌握单处理器计算机系统中各部件的内部工作原理、组成结构以及相互连接方式，具有完整的计算机系统的整机概念。
2022年大连理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)
2022年大连理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x 对应的存储单元地址。
若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次数至少是（）。
A.0B.1C.2D.342、若单译码方式的地址输入线为6，则译码输出线有（）根，那么双译码方式有输出线（）根。
A.64，16B.64，32C.32，16D.16，643、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（）位校验位。
A.4B.5C.6D.74、在浮点机中，（）是隐藏的。
A.阶码B.数符C.尾数D.基数5、浮点数加/减运算过程一般包括对阶、尾数运算、规格化、舍入和判断溢出等步骤。
设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含两位符号位）。
若有两个数，即x=2×29/32，y=25×5/8，则用浮点数加法计算xty的最终结果是（）。
A.001111100010B.001110100010C.010*********D.发生溢出6、下列关于总线说法中，正确的是（）I.使用总线结构减少了信息传输量II.使用总线的优点是数据信息和地址信息可以同时传送III.使用总结结构可以提高信息的传输速度IV.使用总线结构可以减少信息传输线的条数A.I，II，IIIB.II，III，IVC.III，IVD.只有I7、为协调计算机系统各部件的工作，需要一种器件来提供统一的时钟标准，这个器件，是（）。
A.总线缓冲器B.总线控制器C.时钟发生器D.以上器件都具备这种功能8、下列关于配备32位微处理器的计算机的说法中，正确的是（）。
该机器的通用寄存器一般为32位Ⅱ.该机器的地址总线宽度为32位Ⅲ.该机器能支持64位操作系统IV.一般来说，64位微处理器的性能比32位微处理器的高A.I、ⅡB.I、ⅢC.I、ⅣD.I、IⅡ、Ⅳ9、假定编译器对高级语言的某条语句可以编译生成两种不同的指令序列，A、B和C三类指令的CPl和执行两种不同序列所含的三类指令条数见下表。
计算机组成原理教案(第二章)
为便于软件移植，按照 IEEE754 标准，32位浮点数和 64位浮点数的标准格式为
浮点数 符号位
小数点 （隐含的）
阶符采用隐含方式，即采用移码方式来表示正负指数。
将浮点数的指数真值e 变成阶码Ｅ 时，应将指数 e 加上 一个固定的偏移值127(01111111)，即 Ｅ＝e＋127.
不规格的例子：
2.1.5 校验码
最简单且应用广泛的检错码是采用一位校验位的奇校验或偶校验
设ｘ＝(ｘ0ｘ1…ｘn－1)是一个n位字,则奇校验位Ｃ定义为 C＝ｘ0⊕ｘ1⊕…⊕ｘn－1
式中⊕代表按位加,表明只有当ｘ中包含有奇数个1时,才使C＝1, 即C＝0。
同理,偶校验位Ｃ定义为
C＝ｘ0⊕ｘ1⊕…⊕ｘn－1
即ｘ中包含偶数个1时,才使C＝0。
[例4]将十进制真值(－127,－1,0,＋1,＋127)列表表示成二进制数及原 码、反码、补码、移码值。
[例5]设机器字长16位,定点表示,尾数15位,数符1位,问： (1)定点原码整数表示时,最大正数是多少?最小负数是多少?
(2)定点原码小数表示时,最大正数是多少?最小负数是多少?;
(1)定点原码整数表示 最大正数值＝(215－1)10＝(＋32767)10 0 111 111 111 111 111
0.1011
1.0101
10.0000 0.0000
对定点整数,补码表示的定义是 [ｘ]补＝ {
ｘ
2n＞ｘ≥0 (mod 2n＋1)
2n+1+ｘ＝2n+1-|ｘ| 0≥ｘ≥－2n
3.反码表示法
我们比较定点小数反码与补码的公式 [ｘ]反＝(2－2－n)＋ｘ [ｘ]补＝2＋ｘ
[ｘ]补＝[ｘ]反＋2－n
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沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：不恢复余数的无符号数阵列除法器的设计院（系）：计算机学院专业：网络工程班级：学号：姓名：吴子娇指导教师：完成日期：2011年1月14日沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1顶层方案图的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (6)2.1.3编译、综合、适配 (7)2.2功能模块的设计与实现 (7)2.3仿真调试 (9)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理和阵列乘法器非常相似，阵列除法器也是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。
阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等，本实验设计的是不恢复余数阵列除法器。
本实验是利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。
逻辑结构图如图1.1所示。
图1.1不恢复余数阵列除法器的逻辑结构图它有四个输出端和四个输入端。
本位输入Ai及Bi，低位来进位（或借位）信号Ci，加减控制命令P；输出本位和（差）Si及进位信号Ci+1，除数Bi要供给各级加减使用，所以又输往下一级。
当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。
CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：Si＝Ai⊕(Bi⊕P)⊕CiCi＋1＝(Ai＋Ci)•(Bi⊕P)＋AiCi当P＝0时,Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi当P＝1时,则得求差公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi其中Bi＝Bi⊕1在减法情况下，输入Ci称为借位输入，而Ci+1称为借位输出。
本实验采用不恢复余数的方法设计这个阵列除法器。
不恢复余数的除法也就是加减交替法。
在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。
当出现不够减时，部分余数相对于被除数来说要改变符号。
这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。
当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。
在本次设计中被除数、除数、商、余数的符号位恒为零。
被除数为X=X1X2X3X4X5X6X7X8；除数为Y=Y1Y2Y3Y4；商为C=C1C2C3C4；余数为S=S1S2S3S4S5S6S7S8。
被除数X是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y是沿对角线方向进入这个阵列。
至于作加法还是减法，由控制信号P决定，即当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。
1.2设计思路是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。
推广到一般情况，一个m位除n位的加减交替除法阵列由mn个CAS单元组成，其中两个操作数(被除数与除数)都是正的。
其中被除数为X = 0.X1X2X3X4X5X6X7X8，除数为Y=0.Y1Y2Y3Y4，商为C=0.C1C2C3C4，它的余数为S=0. 000S4S5S6S7S8, 阵列为8*4阵列。
单元之间的互联是用m=8,n＝4的阵列来表示的。
被除数X是一个4位的小数：X=0. X1X2X3X4X5X6X7X8。
它是由顶部一行和最右边的对角线上的垂直输入线来提供的。
除数Y是一个4位的小数：Y=0. Y1Y2Y3Y4。
它沿对角线方向进入这个阵列。
因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。
商C是一个4位的小数：C =0. C1C2C3C4。
它在阵列的左边产生。
余数 R是一个8位的小数：S = 0.000S4S5S6S7S8。
它在阵列的最下一行产生。
最上面一行所执行的初始操作经常是减法。
因此最上面一行的控制线P置成“1”。
减法是用2的补码运算来实现的，这时右端各CAS单元上的反馈线用作初始的进位输入。
每一行最左边的单元的进位输出决定着商的数值。
将当前的商反馈到下一行,我们就能确定下一行的操作。
由于进位输出信号指示出当前的部分余数的符号,因此,它将决定下一行的操作将进行加法还是减法。
不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位(或借位)传播,同时所有行在它们的进位链上都是串行连接。
采用细胞模块和门电路等逻辑部件设计并实现阵列除法功能，设计的原理图调试后形成liufei3.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3 设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。
EDA环境：Xilinx foundation f3.1设计软件。
如图1.2，1.3所示：图 1.2 Xilinx foundation f3.1设计平台图 1.3 COP2000计算机组成原理集成调试软件第2章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建顶层图形设计文件顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法(CAS)单元构成，由32个CAS模块组装而成的一个完整的设计实体。
可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 不恢复余数的无符号数阵列除法器的顶层设计图形文件结构图 2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinxfoundation f3.1封装后构成,其中X1X2X3X4X5X6X7X8为被除数，Y1Y2Y3Y4为除数，P为加减控制端（1为减法，0为加法），C1C2C3C4为商，S1S2S3S4S5S6S7S8为余数。
其电路原理如图2.2所示。
图2.2 阵列除法器电路图2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系图形文件中的输入/输出信号XCV200芯片引脚信号X1 P033X2 P034X3 P035X4 P036X5 P038X6 P039X7 P040X8 P041Y1 P056Y2 P055Y3 P054Y4 P053C1 P147C2 P152C3 P178C4 P184S1 P078S2 P093S3 P099S4 P107S5 P108S6 P109S7 P124S8 P125P P0632.1.3编译、综合、适配利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现阵列除法器的底层设计包括32个可控加法／减法(CAS)模块，设计时这个模可控加法／减法(CAS)模块由2个或门、3个异或门和4个与门逻辑组合成电路实现。
可控加法／减法(CAS)模块逻辑图如图2.3所示。
图2.3 可控加法／减法(CAS)单元逻辑图为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法／减法(CAS) 芯片需要把它封装，可利用Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。
XIN、YIN、PIN、CIN 为4个输入信号，YOUT、POUT、COUT、SOUT为4个输出信号。
其元件图形符号如图2.4所示。
图2.4 控制器元件图形符号对创建的控制器模块进行功能仿真，验证其功能的正确性，可用XilinxFoundation f3.1编译器CAS模块实现。
按照表2.2的输入信号进行仿真，仿真结果如图2.5所示：表2.2 仿真数据理论结果输入信号输出信号XIN YIN PIN CIN COUT POUT SOUT YOUT1 1 1 1 1 1 0 10 0 0 1 0 0 1 01 0 0 1 1 0 0 01 0 0 0 0 0 1 0图2.5 CAS功能仿真波形结果将仿真结果与由仿真表2.2中的输出信号的理论之相比较，发现仿真结果正确，所以可控加法／减法(CAS) 模块设计正确。
2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
（1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数（以一组数据为例），选定的仿真信号和设置的参数如表2.3所示。
表2.3 仿真信号选择和参数设置输入信号输出信号X1 0 Y1 1 C1 S1X2 0 Y2 1 C2 S2X3 0 Y3 1 C3 S3X4 0 Y4 1 C4 S4X5 0 S5X6 0 S6X7 1 S7X8 1 S8P 1（2）功能仿真结果与分析当被除数X=00000011,除数Y=1111时,得出商的理论值C=0001,余数的理论值S=00001001。
将理论值与功能仿真波形结果图（图2.6），仿真数据理论结果表（表2.4）相比较，发现结果完全一致。
可以看出功能仿真结果是正确的，进而说明电路设计的正确性。
图2. 6 功能仿真波形结果表2.4 仿真数据理论结果输入信号输出信号X1 0 Y1 1 C1 0 S1 0 X2 0 Y2 1 C2 0 S2 0 X3 0 Y3 1 C3 0 S3 0 X4 0 Y4 1 C4 1 S4 0 X5 0 S5 1 X6 0 S6 0 X7 1 S7 0 X8 1 S8 1 P 1第3章编程下载与硬件测试3.1 编程下载利用COP2000仿真软件的编程下载功能，将得到liufei3.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。