四位二进制计数器设计课程设计(论文)
课程设计系部：自动化系专业班级：11电子301班指导教师：裴玉玲二O一二年五月二十五课程设计任务书【摘要】随着多频彩显技术的不断发展，在日常生活中的应用越来越广泛，但到目前为止彩显显示器的概念还没有统一的说法，但对其认识却大都相同，顾名思义它应该是将一定的电子文件通过特定的传输设备显示到屏幕上再反射到人眼的一种显示工具。
从广义上讲，街头随处可见的大屏幕，电视机的荧光屏、手机、快译通等的显示屏都算是彩显显示器的范畴，但目前一般指与电脑主机相连的显示设备。
它的应用非常广泛，大到卫星监测、小至看VCD，可以说在现代社会里，它的身影无处不在，其结构一般为圆型底座加机身，随着彩显技术的不断发展，现在出现了一些其他形状的显示器，但应用不多。
作为一个经常接触电脑、电视、手机的人来说，显示器则必须是他要长期面对的，每个人都会有这种感觉，当长时间看一件物体时，眼睛就会感觉特疲劳，显示器也一样，由于它是通过一系列的电路设计从而产生影像，所以它必定会产生辐射，对人眼的伤害也就更大。
因为人的眼睛直接看着彩显显示器，伤害比较大。
为了减小这些伤害和彩显技术在这方面的不足，做到显示器视觉广、画质好、画面稳定、辐射小等。
故仍需在这一领域开展大量的工作，以使得彩显技术有更好的发展空间。
【关键词】计算机辅助设计层次图设计印制电路板设计目录............................................................................................................................................. - 6 - 【关键词】.......................................................................................................................... - 6 - 前言 ............................................................................................................................................. - 7 - 第一章：计算机辅助设计的特点及应用................................................................................... - 8- 1．1计算机辅助设计（CAD）的特点 ............................................................................ - 8 - 第二章：四位二进制计数器的基本工作原理........................................................................... -9 -2. 四位二进制计数器的基本工作原理简述.................................................................... - 9 -2.1.1 电源电路工作原理............................................................................................ - 9 -2.1.2 消磁控制电路.................................................................................................. - 10 -2.1.3 地磁校正（旋转）电路................................................................................... - 10-2.1.4 动态聚焦电路.................................................................................................. - 10 -2.1.5 东西校正、行幅控制电路.............................................................................. - 11 -2.1.6 线性调整与CS切换电路................................................................................ - 11-2.1.7 B+升压电路 (11)2.1.8 行扫描电路的工作原理.................................................................................. - 12 -2.1.9 自动亮度控制（ABL）电路.......................................................................... - 12 -2.1.10 G1电压电路................................................................................................... - 13 -2.1.11 视频放大电路................................................................................................ - 13 - 第三章四位二进制计数器的设计介绍................................................................................ - 14 -3.1元器件的性能介绍....................................................................................................... - 14-3.1.1半导体的导电特性........................................................................................... - 15 -3.1.2 二极管的特性................................................................................................... - 15-3.1.3 二极管的应用.................................................................................................. - 17 -3.1.4 晶体管............................................................................................................ - 17 -3.1.5集成电路........................................................................................................... - 20 -3.1.5电子电路中的反馈电路................................................................................... - 20 -3.1.7阻抗匹配的基本原理........................................................................................ - 21-3.2互补推挽功放电路...................................................................................................... - 21 -3.2.1简单互补推挽功放电路................................................................................... - 21 -3.2.2改进型互补推挽功放电路............................................................................... - 22 - 第四章多频彩显电路原理图设计........................................................................................ - 24 -4.1多频彩显电路原理图设计步骤：.............................................................................. - 25 -4.1.1 创建元件库的步骤......................................................................................... - 25-4.1.2 创建元件并进行设置.................................................................................... - 25 -4.2多频彩显电路原理图的绘制...................................................................................... - 26 - 第五章层次图的设计............................................................................................................ - 27 -5.1 层次图的运用............................................................................................................. - 27 -5.1.1层次电路图的结构分析................................................................................. - 29 -5.1.2 层次原理图设计方法...................................................................................... - 30 - 第六章多频彩显电路的PCB设计 ...................................................................................... - 33 -6.1 PCB设计步骤............................................................................................................. - 33 -6.2 PCB设计规则.............................................................................................................. - 34-6.2 .1生成各种PCB报表 .......................................................................................... - 34 -层次图........................................................................................................................ - 35 -PCB板设计图 ........................................................................................................... - 39 - 总结 ......................................................................................................................................... - 42 - 致谢 .......................................................................................................................................... -43 - 参考文献: .......................................................................................................................... - 44 -前言计算机辅助设计系统一般以工程数据库和元件库为支持，包括交互式图形设计、几何造型、工程分析与优化设计、人工智能与专家系统等功能。
设计一个四位二进制计数器
1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。
数码管选通为低电平有效，段码为高电平有效。
分析：VHDL描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号en线定义为信号library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter3 isPort ( clk:in STD_LOGIC;clk1 : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;scanout:out std_logic_vector(1 downto 0);ledout:out std_logic_vector(6 downto 0)); end counter3;architecture Behavioral of counter3 issignal cnt:std_logic_vector(3 downto 0);signal cnt1:std_logic_vector(3 downto 0);signal cnt2:std_logic_vector(3 downto 0);signal hex:std_logic_vector(3 downto 0);signal scan:std_logic_vector(1 downto 0);signal led:std_logic_vector(6 downto 0); begin--四位二进制计数器process(clk)beginif clk'event and clk='1' thenif clr='1' thencnt<=(others=>'0');co<='0';elsif en='1' thenif cnt="1111" thencnt<="0000";co<='1';elsecnt<=cnt+'1';co<='0';end if;end if;end if;end process;--将二进制数拆分成十进制数的个位和十位cnt1<=cnt when cnt<="1001" elsecnt-"1010";cnt2<="0000" when cnt<="1001" else"0001";--七段数码管选通控制信号产生process(clk1,clr)beginif clr='1' thenscan<="00";elsif clk1'event and clk1='1' thenif scan="00" or scan>="10" thenscan<="01";elsescan<=scan+'1';end if;end if;end process;scanout<=scan;--二选一数据选择器with scan selecthex<=cnt1 when "01",cnt2 when others;ledout<=not led;--七段译码with hex selectled<="1111001" when "0001","0100100" when "0010","0110000" when "0011","0011001" when "0100","0010010" when "0101","0000010" when "0110","1111000" when "0111","0000000" when "1000","0010000" when "1001","0001000" when "1010","0000011" when "1011","1000110" when "1100","0100001" when "1101","0000110" when "1110","0001110" when "1111","1000000" when others;end Behavioral;2、八位二进制计数器结果有两位七段数码管显示library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration ifinstantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity counter8 isPort ( clk:in std_logic;clk1 : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;scanout:out std_logic_vector(1 downto 0);ledout : out STD_LOGIC_VECTOR (6 downto 0));end counter8;architecture Behavioral of counter8 issignal cnt:std_logic_vector(7 downto 0);signal hex:std_logic_vector(3 downto 0);signal scan:std_logic_vector(1 downto 0);signal led:std_logic_vector(6 downto 0);beginprocess(clk)beginif clk'event and clk='1' thenif clr='1' thencnt<=(others=>'0');co<='0';elsif en='1' thenif cnt="11111111" thencnt<="00000000";co<='1';elsecnt<=cnt+'1';co<='0';end if;end if;end if;end process;process(clk1,clr)beginif clr='1' thenscan<="00";elsif clk1'event and clk1='1' thenif scan="00" or scan>="10" thenscan<="01";elsescan<=scan+'1';end if;end if;end process;scanout<=scan;with scan selecthex<=cnt(3 downto 0) when "01",cnt(7 downto 4) when others; ledout<=not led;with hex selectled<="1111001" when "0001","0100100" when "0010","0110000" when "0011","0011001" when "0100","0010010" when "0101","0000010" when "0110","1111000" when "0111","0000000" when "1000","0010000" when "1001","0001000" when "1010","0000011" when "1011","1000110" when "1100","0100001" when "1101","0000110" when "1110","0001110" when "1111","1000000" when others;end Behavioral;[文档可能无法思考全面，请浏览后下载，另外祝您生活愉快，工作顺利，万事如意!]。
4位二进制加法器
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
实验三四位二进制计数器计数、译码与显示.doc
实验三四位二进制计数器计数、译码与显示一、实验目的1 学习并掌握用VHDL语言、语法规则2 掌握VHDL语言进行二进制计数器的设计3 掌握译码显示电路的设计4 掌握顶层文件的设计5 掌握综合性电路的设计、仿真、下载、调试方法。
二实验仪器设备1 PC机一台2 EDA教学实验系统，1套3 CPLD实验装置，1套三实验内容实验内容：(1) 设计7段译码显示电路程序；（参考实验一）(2) 设计四位二进制计数器，进行计数；(3) 进行顶层电路设计；(4) 对计数值，用7段显示器进行显示；(5) 进行电路功能仿真与下载。
四. 实验操作步骤1 开机，进入MAX+PLUSⅡ CPLD开发系统。
2 在主菜单中选NEW，从输入文件类型选择菜单中选文本编辑文件输入方式，进行文本编辑。
对7段译码显示电路、四位二进制计数器、顶层电路分别进行编辑、保存与仿真。
3 打开Assign主菜单，选择计划使用的CPLD芯片。
4 点击编译按钮，对顶层电路进行编译。
5 点击Floorplan Editor子菜单，为设计的电路分配芯片引脚。
6进行芯片下载与硬件测试。
建议输入信号引脚为：时钟信号：73脚或31脚(8K板) 42脚或44脚（10K板）使能信号、复位信号选，第一组DIP开关或第二组DIP开关或第三组DIP开关，相应引脚参考讲义；LED七段（a,b,c,d,e,f,g）输出分配也必须与实验装置的相关端匹配，具体引脚参考实验讲义。
（见表功，如可选引脚13、14、15、16、18、19、20（8K板）或16、17、18、19、21、22、23（10K板））。
设计参考框图如下：五. 实验程序1、四位二进制计数器译码程序library IEEE;use IEEE.std_logic_1164.all;entity sysegd isport (x: in std_logic_vector(3 downto 0);s : out std_logic_vector (6 downto 0));end entity;architecture bin27seg_arch of sysegd isbeginprocess(x)begincase x(3 downto 0) iswhen "0000" => s <= "1111110"; -- 0when "0001" => s <= "0110000"; -- 1when "0010" => s <= "1101101"; -- 2when "0011" => s <= "1111001"; -- 3when "0100" => s <= "0110011"; -- 4when "0101" => s <= "1011011"; -- 5when "0110" => s <= "1011111"; -- 6when "0111" => s <= "1110000"; -- 7when "1000" => s <= "1111111"; -- 8when "1001" => s <= "1111011"; -- 9when "1010" => s <= "1110111"; -- Awhen "1011" => s <= "0011111"; -- bwhen "1100" => s <= "1001110"; -- cwhen "1101" => s <= "0111101"; -- dwhen "1110" => s <= "1001111"; -- Ewhen "1111" => s <= "1000111"; -- Fwhen others => NULL;end case;end process;end architecture;2、四位二进制计数器计数程序library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity segd7 isport (clk,en : in std_logic;x : buffer std_logic_vector (3 downto 0)); end entity;architecture one of segd7 isbeginprocess(clk)beginIF (CLK'EVENT AND clk='1') thenif en='1' thenIF (x="1111") THENx<="0000";ELSEx <= x+'1';END IF;end if;end if;end process;end architecture;3、四位二进制计数器顶层文件library ieee;use ieee.std_logic_1164.all;entity segdtop isport(clk,en :in std_logic;s : out std_logic_vector (6 downto 0)); end segdtop;architecture behave of segdtop issignal temp1:std_logic_vector(3 downto 0);component segd7port(clk,en : in std_logic;x : buffer std_logic_vector (3 downto 0)); end component;component sysegdport (x: in std_logic_vector(3 downto 0);s : out std_logic_vector (6 downto 0));end component;beginu0:segd7 port map(clk,en,temp1);u1:sysegd port map(temp1,s);end behave;六. 实验结果图1、四位二进制计数器译码程序图2、四位二进制计数器计数程序图3、四位二进制计数器顶层文件。
四位二进制加法器课程设计报告.
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
基于Verilog语言的4位二进制可逆计数器的设计
基于Verilog语言的4位二进制可逆计数器的设计作者：杨柳李百伦徐杨李鹏飞殷海博葛楠来源：《电脑知识与技术》2019年第09期摘要：此次设计介绍了Verilog-HDL语言在可逆计数器的具体应用，给出了仿真波形并下载到FPGA开发板上实际进行验证。
说明了实现电子电路的自动化设计（EDA）过程和EDA 技术在现代数字系统中的重要地位及作用.关键词：Verilog-HDL；EDA；FPGA；开发板；仿真中图分类号：TP311 文献标识码：A文章编号：1009-3044（2019）09-0219-021 绪论1.1 Verilog HDL 语言1983 年， GDA公司的 Phil Moorby首先创立Verilog HDL语言。
后来phil morrby变成Verilog-XL 的主要的设计师以及（Cadence Design System）的第一合伙人。
一年后，第一个有关 Verilog-XL 的仿真器由Moobry设计，在1986年他提出的XL算法可以用于快速门仿真，又对 Verilog HDL 的发展产生深远的影响。
1.2 EDA技术的优势1）抽象的行为以及功能的描述，在各个内部线路的结构可以使用HDL对数字系统进行，从而可以进行计算机的模拟验证在电子设计各个阶段、各个层次，进而提高设计过程准确性。
既能缩短设计的周期，也能很大程度降低设计的成本。
2）EDA可以自动完成设计过程，依赖于种类库。
例如：在逻辑综合时由综合库，在逻辑仿真时有模拟库，以及在版图综合时又版图库，在测试综合时有测试库等。
3）渐渐强大的逻辑设计仿真测试技术，很大程度上提高大规模的系统电子设计自动化，是EDA中最具有电子现代化设计的技术特征的功能，对如今自动化生产做出巨大的贡献。
1.3 FPGA介绍FPGA （Field Programmable Gate Array）为现场可编程门阵列。
基于PAL、GAL、FPLD 等一些可编程器件，FPGA在此基础上进行深入发展。
4位二进制加减法计数器
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。
设计一个异步四位二进制计数器实验报告捞金版
/广西大学实验报告纸姓名：曾宪金0802100513 电气工程学院电气自动化类专业085 班2009年12月18日实验内容________________________________ 指_ 导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。
【设计任务】用D 触发器（74LS74 ）设计一个异步四位二进制可逆计数器。
要求使用的集成电路芯片种类不超过3 种。
（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。
【设计过程】用四个D 触发器串接起来可以构成四位二进制加法计数器（每个D 触发器连接为T'触发器）。
计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16 为一个计数值环。
其累计的脉冲数等于2n（n 为计数的位数）。
减法计数器的计数原理与加法计数器的计数原理相反。
1. 根据题意列出状态表，如表1。
令A=0 时，计数器为加法计数器；A=1 时，计数器为减法计数器12. 根据状态表画卡诺图确定各触发器的时钟信号方程：由卡诺图化简可得各触发器的时钟信号方程为：CP3 AQ2n AQ2n A Q2nCP2 AQ1n AQ1n A Q1nCP1 AQ0n AQ0n A Q0nCP0 为输入脉冲信号。
各触发器的输出信号为：各触发器的激励方程为：CP3 Q2n A0101110CP1 Q0n01A001110Q2n 1D2 Q2nQ3、Q2、Q1、Q0Q1n 1D1 Q1n各触发器的状态方程为：Q 3n 1D 3CP 3 Q 3nCP 3 Q 3nCP 3 Q 3nCP 3Q 2n 1D 2CP 2 Q 2nCP 2 Q 2nCP 2 Q 2nCP 2Q 1n 1D 1CP 1 Q 1nCP 1 Q 1nCP 1 Q 1nCP 1Q 0n 1D 0CP 0 Q 0nCP 0 Q 0nCP 0 Q 0nCP 0作状态转换图：Q 3Q 2Q 1Q0000 01 0001 01 0010 10 001111 1110作逻辑电路图：Q3Q Q10 111111 01 1 01010 10 1001 0 10000 0101010111101 1 0 011 011100 0 10110 1 0111运用EWB5.0仿真平台仿真电路：该电路已在EWB5.0平台仿真通过。
4位二进制计数器
实验八 4位二进制计数器74x163的设计一、实验目的熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言或者逻辑图完成4位二进制计数器74x163的设计。
二、实验内容用VHDL语言设计由边沿触发式D触发器构成的74x163四位二进制计数器，并进行仿真分析；（参看新、老教材中器件74x163的逻辑功能及其VHDL源代码）三、实验原理1.计数器是数字系统中用得较多的基本逻辑器件。
2.计数器的种类很多。
按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII(或MaxplusⅡ)软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱（由于实验室条件有限，无法实现）。
实验步骤：1)编写源代码。
打开QuartusII软件平台，点击File中得New建立一个文件。
编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件（画逻辑图实现则新建block文件）。
2)按照实验箱上FPGA的芯片名更改编程芯片的设置。
操作是点击Assign/Device,选取芯片的类型。
建议选“Altera的EPF10K20TI144_4”。
3)编译与调试。
确定源代码文件为当前工程文件，点击Complier进行文件编译。
编译结果有错误或警告，则将要调试修改直至文件编译成功。
4)波形仿真及验证。
在编译成功后，点击Waveform开始设计波形。
点击“insert the node”,按照程序所述插入节点。
任意设置输入节点的输入波形…点击保存按钮保存。
5)时序仿真。
将波形区域分段显示，如每个10.0ns重复一次步骤四，分别设置不同的a,b的输入波形，点击保存按钮保存，从而得出相应的结果，最后形成完整的连续的时序仿真图。
四位二进制加法计数器设计报告
四位二进制加法计数器设计报告一、计数器简介计数器是最常用的时序电路之一，可用来计数、分频、定时、产生节拍脉冲以及其他时序信号。
计数器分类有很多，按触发器动作可分为同步计数器和异步计数器；按计数数值增减可分为加计数器、减计数器和可逆计数器；按编码可分为二进制计数器、BCD码计数器、循环码计数器。
本次设计的是四位异步二进制加法计数器。
二、设计构思四位异步二进制计数器逻辑图如上，它由4个T触发器组成。
计数脉冲CP加至时钟脉冲输入端，每输入一个计数脉冲，U1将翻转一次。
U2、U3和U4都以前级触发器的/Q端输出作为触发信号，当Q0端由1变成0时，即/Q0由0变成1时,U1翻转,其余类推。
/R端是用来清零端,只能全部置0,/S端是用来置1端,只能全部置1。
三、实现构思并用Workveiw仿真1、T触发器的实现本次设计是通过D触发器来构成T触发器，即将D触发器的/Q 端与D端相连即可，下面是D触发器的设计与仿真以及元件模块的制作：a 、D 触发器的逻辑图如下图,引脚/SD 可以直接置1,而引脚/RD 可以直接置0,时钟触发端为CP,有正反两个输出端Q 与/Q,这种触发器在工作中具有维持、阻塞特性，所以称之为维持阻塞触发器。
b 、下面进行D 触发器电路仿真，根据仿真波形可知该D 触发器满足特性表 n Q D1n +Q n Q D 1n +Q 0 00 1 0 0 0 11 1 11仿真截图如下：c、D触发器元件制作截图2、四位二进制异步加法计数器的实现首先是将每个D触发器的/Q端与D端相连，构成T触发器，然后按照先前的构思连接电路，加法计数器的计数脉冲输入端为CP，全部清0端为/R，全部置1端为/S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。
其电路截图如下:下面进行计数器的逻辑仿真，CP输入单位时间脉冲，/R在第一个时钟脉冲置0，其余以后的时钟周期都置1，/S在所有的时钟周期内都置1，然后，进行逻辑仿真。
四位二进制加减法器课程设计
组合逻辑电路的课程设计之4位二进制全加\全减器（改进版——加法器与减法器的复合器）自动化工程学院摘要：加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算算术逻辑部件，执行逻辑操作、移位与指指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
简介：对于简单的四位二进制全加器，本文只做简要介绍，因为对于单一的加法器，显然是不够实用的，本文将着重就一种加法器与减法器的组合，即设计电路一个电路实现2个4位符号数（原码表示）的加减运算。
另有一个控制信号select 选择加法运算或减法运算。
若有溢出则产生溢出指示信号。
这种加法器与减法器的复合器将在实际操作中表现的更加的适用。
关键字：四位二进制全加器，四位二进制全减器，原理图Verilog HDL仿真电路的设计：常见的四位二进制全加器，通过两片74 283可以实现全加器的功能，即如下图所示：单一加法器的真值表如图所示：A3 A2 A1 A0 B3 B2 B1 B0 CIN S3 S2 S1 S0 COUT而详细的电路图为：加法器与减法器的复合器：接下来，我将对于这种加法器与减法器的复合器做详细介绍。
对于这种复合器，通过两个片子来实现。
而详细的电路如图所示：通过select作为选择端口，控制select的电平即可对加减复合器的加减功能进行选择，本电路中当当select接高电平是，选择的是加法器，当select接低电平时选择的是减法器，通过改变select的电平，可以轻松实现加法器和减法器的转换。
在用select选择了加法或是减法功能后，在输入端A3A2A1A0与B3B2B1B0分别为两个运算数的二进制代码，以高低电平来代表1或0，实现了目标数的输入。