西南交大 实验三 4位加法器设计

实验三4位加法器设计

西南交大计算机组成原理实验（代码）

实验要求：使用VHDL编写一位加法器，然后生成模块，调用模块用原理图方式设计4位加法器。

实验原理：本实验要实现ADC有进位的加法。

实验代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity e3 is

port(a,b,cin:in std_logic;

sum,cout:out std_logic);

end;

architecture one of e3 is

signal aa,bb,temp:std_logic_vector(1 downto 0);

begin

aa<='0'&a;

bb<='0'&b;

temp<=aa+bb+cin;

sum<=temp(0);

cout<=temp(1);

end;

原理图：

波形图设计：

一位加法器：

4位加法器：