lvds输入端共模电压允许范围
电平标准
一些电平标准下面总结一下各电平标准，和新手以及有需要的人共享一下^_^.现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
MLVDS可以实现真正多点接口的总线
多年来，业界已开发出多种成熟的技术用于在背板总线上传输信号。
随着电信和数据通信业务量的不断增长，数据传输速度的不断提高，一些传统的单端和发射极耦合逻辑技术的局限性越来越明显。
多点低电压差分信号(M-LVDS)是一种类似LVDS的接口标准，它可以为今天的总线应用带来高速、低功率和低EMI传输解决方案等优势，非常适合数据、控制、同步和时钟信号使用。
在目前的背板上，承载净负荷数据的高速信号一般走的是点到点(一个驱动器和一个接收器)接口，这些接口连接着各种内核芯片，如ASIC、FPGA、DSP等。
正确端接的点到点接口可以为高速信号提供最佳性能，它们使用的信号电平可以是PECL、CML、VML和LVDS，速度可高达4Gbps以上，见图1。
LVDS的端接方法很简单，只需在接收器端放置一个端接电阻。
LVDS也能处理多分支信号传输，即一个驱动器和多个接收器共享相同的差分传输线。
M-LVDS是LVDS的扩展，允许多个驱动器共享相同的半双工总线。
LVDS(TIA/EIA-644A)是一个针对点到点和多分支应用的著名接口标准，可被看作是RS-422在速度上的升级。
M-LVDS(TIA/EIA-899)则将LVDS的优势(高速、低功耗、低EMI、简单端接和工业标准)进一步扩展到了总线应用。
它可被看作是RS-485在速度上的升级，用于通过背板(FR-4材料)走线或电缆进行传输的普通电信应用。
M-LVDS可以提供极佳的信号完整性、热交换及内置故障防护支持。
LVDS的驱动器输出电流为3.5mA，M-LVDS的驱动器输出电流是它的3倍，达11.3mA，并将输入电压门限从100mV减小到50mV，因此可以提供更好的信号完整性。
对趋于标准化的多点应用而言，在总线两端放置100Ω的端接电阻可以形成有效的50Ω阻抗，信号电压摆幅可达565mV，相比之下典型的LVDS摆幅只有350mV。
而对点到点的电缆应用来说，目前的IC输出级电路仍可以在单个100Ω终端上提供足够的电流，并产生900mV 到1,000mV的电压摆幅，这个摆幅超过了800mV的LVPECL电平。
常用电平标准的讨论(TTL,ECL,PECL,LVDS,CMOS,CML,GTL,HSTL,SSTL)
常用电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML, GTL, HSTL, SSTL）部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平的区别就是这些么?是否LVTTL电平无法直接驱动TTL电路呢?另外,"因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
" 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么?简单列个表把Voh Vol Vih Vil VccTTL 2.4 0.4 2.0 0.8 5CMOS 4.44 0.5 3.5 1.5 5LVTTL 2.4 0.4 2.0 0.8 3.3LVCMOS 2.4 0.5 2.0 0.8 3.3SSTL_2 1.82 0.68 1.43 1.07 2.5根据上表所示，LVTTL可以驱动TTL，至于噪声，功耗问题小弟就不理解了，希望高手赐教！TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成为LVTTL.LVTTLTTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成为LVTTL.ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。
]LVDS,CML,LVPECL,VML之间接口电平转换
![]LVDS,CML,LVPECL,VML之间接口电平转换](https://img.taocdn.com/s3/m/6227aafe0242a8956bece417.png)
1概要随着通讯速度的提升，出现了很多差分传输接口，以提升性能，降低电源功耗和成本。
早期的技术，诸如emitter-coupled logic（ECL），使用不变的负电源供电，在当时用以提升噪声抑制。
随着正电压供电技术发展，诸如TTL和CMOS技术，原先的技术优点开始消失，因为他们需要一些-5.2V或-4.5V的电平。
在这种背景下，ECL转变为positive/pseduo emitter-coupled logic （PECL）,简化了板级布线，摒弃了负电平供电。
PECL要求提供800mV的电压摆幅，并且使用5V对地的电压。
LVPECL类似于PECL也就是3.3V供电，其在电源功耗上有着优点。
当越来越多的设计采用以CMOS为基础的技术，新的高速驱动电路开始不断涌现，诸如current mode lo gic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。
这些不同的接口要求不同的电压摆幅，在一个系统中他们之间的连接也需要不同的电路。
本应用手册主要内容为：TI的不同的SERDES器件，输入输出结构，多种高速驱动器，以及偏置和终端电路。
在不同的接口之间，往往采用交流耦合的方式（ac-coupling），从而可以独立的对驱动器和接收器进行处理。
1. 不同接口之间的转换2. 不同信号电平的转换3. 不同地之间的转换2各信号电平第一步首先是理解各个接口点逻辑电平，主要讨论LVPECL，CML，VML，以及LVDS。
表一为这些接口的输出电平。
项目LVPECL CML VML LVDSVOH 2.4V 1.9V 1.65V 1.4VVOL 1.6V 1.1V 0.85V 1V输出电压（单800mV 800mV 800mV 400mV端）1.25V 1.2V共模电压2V 1.5V（VCC-0.2V）1表一，各接口电平规范图一3输入输出结构在上文中提到了关于LVPECL，CML，VML以及LVDS驱动器，这些都是基于CMOS技术的。
LVDS标准及介绍-(2)
LVDS1.0 LVDS简介LVDS（Low Voltage Differential Signaling）是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗.1.1 LVDS信号传输组成LVDS信号传输一般由三部分组成，如图1所示:差分信号发送器，差分信号互联器,差分信号接收器.图1 简单的单工LVDS接口连接图差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号.通常由一个IC来完成.差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。
通常由一个IC来完成.差分信号互联器：包括联接线（电缆或者PCB走线)，终端匹配电阻。
1.2 LVDS的工作原理图2 LVDS接口电路图如图2所示，LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3。
5mA）,LVDS 接收器具有很高输入阻抗,因此驱动器输出的电流大部分都流过100Ω的匹配电阻,并在接收器的输入端产生生大约350mV的电压。
驱动器的输入为两个相反的电平信号，四个nMOS管的尺寸工艺是完全相同的.当输入为“1”时,标号IN+的一对管子导通，另一对管子截止，电流方向如图2，并产生大约350mV的压降；反之，输入为“0”时，电流反向，产生大约350mV的压降.这样根据流经电阻的电流方向，就把要传输的数字信号（CMOS信号）转换成了电流信号（LVDS信号）。
接受端可以通过判断电流的方向就得到有效的逻辑“1”和逻辑“0"状态。
从而实现数字信号的传输过程。
由于MOS管的开关速度很高，并且LVDS的电压摆幅低（350mV），因此可以实现高速传输.其电平特性如下图所示1.3 LVDS的国际标准LVDS是目前高速数字信号传输的国际通用接口标准，国际上有两个工业标准定义了LVDS：ANSI/TIA/EIA（American National Standards Institute/Telecommunications Industry Association/Electronic Industries Association）和IEEE(Institute for Electrical and Electronics Engineering）。
lvds波形评价标准
LVDS（Low Voltage Differential Signaling）是一种差分信号传输技术，广泛应用于高速数据通信和视频传输。
LVDS波形评价标准通常涉及以下几个关键方面：1. 信号水平：差分信号的电压水平应该符合规定的标准，通常有一个正负标准差分电压值。
常见的LVDS信号水平定义在250mV至500mV之间，例如，通常定义为±350mV。
2. 信号摆幅：信号摆幅指的是信号在高低电平之间的变化幅度。
LVDS信号的摆幅应符合规定的范围，以确保信号在传输线上的稳定性和可靠性。
3. 噪声：评估LVDS信号时，需要考虑系统中的噪声水平，包括热噪声、干扰噪声等。
通常，会有特定的噪声参数要求，如噪声密度、总谐波失真（THD）等。
4. 信号完整性：信号完整性是指信号在传输过程中保持其原有特性的能力，包括信号的速度、相位、形状等。
高速LVDS信号传输需要考虑信号的上升时间、下降时间、过冲、下冲等参数。
5. 眼图（Eye Diagram）：眼图是评估数字信号传输质量的一种图形表示，它显示了信号在时间轴上的形状，并可以用来评估信号的摆幅、噪声和信号完整性。
眼图中的“眼睛”大小反映了信号的质量，眼睛越大，信号质量越好。
6. 摆动裕度（Swing Margin）：摆动裕度是指信号摆幅与信号最小电平之间的差距，它用来评估信号在传输过程中抵抗噪声和干扰的能力。
7. 误码率：误码率是衡量数据传输正确性的指标，对于数字信号，通常要求误码率低于一定的阈值，如10^6。
8. 温度和频率影响：LVDS波形的质量可能会随温度和频率的变化而变化，因此需要评估这些因素对信号质量的影响。
9. 抖动：抖动是指信号边缘的微小偏移，它可以由多种因素引起，包括时钟源的稳定性、信号路径的寄生效应等。
LVDS信号的抖动要求通常会在特定的规格书中定义。
评价LVDS波形的具体标准可能会根据不同的应用场景和制造商的要求而有所不同。
在实际应用中，通常会参考相关的工业标准，如TIA/EIA644等，以及设备制造商提供的规格书来确定波形的评价标准。
高速电路(PECL、LVECL、CML、LVDS)
2. 电路内工作时电压摆幅小（单端最大850mV，速率越高摆幅更 小，最小500mV左右），要求晶体管工作点稳定性好。
3. 输入和输出端的共模电压都是Vcc-1.3V，在电源电压相同时， 可以把PECL电路的输入端和输出端直接相连，有利于简化电 路，减少芯片外围元件。
PECL由ECL标准发展而来，采用+5V供电，可以 和系统内其他电路共用一个正电源供电。PECL信 号的摆幅相对ECL要略小些。
PECL电路接口输出结构
PECL电路接口输入结构
PECL输入和输出规格
在+5.0V和+3.3V供电系统中，PECL接口均适用， +3.3V供电系统的PECL即LVPECL。
逻辑功能强 扇出能力强
输入阻抗高（>10KΩ），输出阻抗低（约3～7 Ω ），因此它的 直流扇出负载数可以高达92。 噪声低 差分电路两臂交替工作，电源总电流基本恒定，电流尖峰很小； 电压摆幅小，并且采用差分对或传输线传输信号，对外串扰和受 外界干扰都减小了。 便于数据传输
ECL电路的缺点
6. 功耗大，为此输出射随器的负载电阻只得外接。
ECL电路的优点
速度快 晶体管工作时不进入饱和状态，只工作在线性区和截止区，没有 少数载流子的存储现象，开关时间大为缩短；集电结电容大大减 小，RC时间常数也相应减小，电路的传输延迟时间就很短；电 路的逻辑电平摆幅小（单端小于850mV），在动态转换过程中各 个结上的电压变化对结电容（包括寄生电容）的充放电时间很短。
本讲座主要介绍高速通信系统中PECL、 LVPECL、 CML 和LVDS的输入输出电路结 构，它们的接口要求。
0 1x9光模块与PHY芯片的藕合方法上
2.1 CML接口输出结构
CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如图3 中所示，输出信号的高低电平切换 是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一50Ω上拉 电阻，则单端CML 输出信号的摆幅为Vcc ～ Vcc-0.4V。在这种情况下，差分输出信号摆幅为800mVP-P，共模电压为 Vcc-0.2V。若CML输出采用交流耦合至50Ω负载，这时的直流阻抗有集电极电阻决定，为50Ω，CML 输出共模电压变 为Vcc-0.4V，差分信号摆幅仍为800mVP-P。在交流和直流耦合情况下输出波形见图4。
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Gigac Technology Co., Ltd. Mob : +86-13980052130 Fax : +86-28-85156083-808
因此，CMOS电路与TTL电路就有一个电平转换的问题，使两者电平域值能匹配。 TTL（或CMOS）电平之间的连接不需要做电路匹配，因此两个TTL（或CMOS）电平之间可以直接互联，TTL （或CMOS）电平与PECL电平之间的转换是通过T-P、P-T转换芯片来实现的，这类型的芯片例如Micrel的SY100ELT系 列等。 高 速 IC 芯 片 与 高 速 光 模 块 间 互 连 通 常 有 四 种 接 口 ： PECL (Positive Emitter-Coupled Logic) 、 LVPECL (Low-Voltage Positive Emitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current ModeLogic)。为解决不同接口标准芯片与高速光模块间的互连这一问题，我们首先需要了解每一种接口标准的输入 输出电路结构，由此可以知道如何进行直流偏置和终端匹配。
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1. 什么是LVDS输入端共模电压？
LVDS (Low Voltage Differential Signaling) 是一种常用于高速串行数据传输
的电信号标准。
它通过使用差分信号传输来提供高速、低功耗和抗干扰的特性。
LVDS输入端共模电压是指在LVDS信号传输中，信号的共模电平或平均电平。
2. LVDS输入端共模电压的作用是什么？
LVDS输入端共模电压的稳定范围对于确保数据传输的可靠性和减小噪声干扰
至关重要。
共模电压的稳定范围决定了系统能够正确解读差分信号的能力。
3. LVDS输入端共模电压允许范围的重要性
共模电压允许范围的设置对于系统的正常运行至关重要。
如果共模电压超出了
允许范围，可能会导致数据传输的错误或传输速率降低。
因此，了解并遵守LVDS输入端共模电压的允许范围是确保系统性能稳定的关键。
4. LVDS输入端共模电压允许范围的具体数值
根据LVDS标准，LVDS输入端共模电压允许范围通常在1.2V到2.4V之间。
这个范围的设计是为了适应不同的应用场景和电路需求。
在实际应用中，使用
者应该根据具体情况参考相关数据手册或规范，来确定LVDS输入端共模电压
的允许范围。
5. 影响LVDS输入端共模电压的因素
有几个因素可能会对LVDS输入端共模电压的稳定范围产生影响。
其中包括信
号源的共模电平、传输线路的噪声干扰、接收端电路的设计等。
在系统设计中，需要综合考虑这些因素，并采取相应的措施来保持共模电压在允许范围内。
6. 如何确保LVDS输入端共模电压在允许范围内？
为了确保LVDS输入端共模电压在允许范围内，可以采取以下措施：
•使用设计合理的信号源，确保信号源的共模电平在允许范围内。
•优化传输线路的布局和阻抗匹配，减少噪声干扰对共模电压的影响。
•遵循合适的接收端电路设计原则，例如使用合适的差分输入电路和电源滤波等。
通过以上措施的综合应用，可以确保LVDS输入端共模电压在允许范围内，从
而保证系统的稳定性和可靠性。
7. 总结
LVDS输入端共模电压允许范围是确保LVDS系统正常运行的重要参数之一。
了解共模电压的定义、作用以及影响因素，并采取相应的措施来保持共模电压
在允许范围内，是设计和应用LVDS系统的关键。
这样可以确保数据传输的可
靠性，减小噪声干扰，提高系统性能。