计算机系统结构试题

第一章：
1．试述Flynn 分类得4 种计算机系统结构有何特点。
2．假设高速缓存Cache 工作速度为主存得5 倍，且Cache 被访问命中得概率为90%，
则采用Cache 后，能使整个存储系统获得多高得加速比？
3．某工作站采用时钟频率为15 MHz、处理速率为10 MIPS 得处理机来执行一个已知混合程
序。假定每次存储器存取为1 周期延迟，试问：
（1）此计算机得有效CPI 就是多少？
（2）假定将处理机得时钟提高到30 MHz，但存储器子系统速率不变。这样，每次存储器
存取需要两个时钟周期。如果30%指令每条只需要一次存储存取，而另外5%每条需要两次
存储存取，并假定已知混合程序得指令数不变，并与原工作站兼容，试求改进后得处理机性
能。
4．处理机得时钟30 MHz

（1）计算在单处理机上用上述跟踪数据运行程序得平均CPI。
（2）根据（1）所得CPI，计算相应得MIPS 速率。

1、 解释图中各控制信号得作用。

2、各流水级存放控制信号得流水线寄存器有何异同？
3、设流水线模型机采用load前推与数据前推，按时钟周期画出以下指令序列得时序图，标
示出前推示意。
load r2, 12(r3)
addi r4, r2, 10
and r1, r2, r4
store r1, 10(r5)
4、给出A、3节PPT中图1、39得BDEPEN控制信号得真值表。
半期：
1、
试分析采用哪种设计方案实现求浮点数除法FPMUL对系统性能提高更大。假定FPMUL

操作占整个测试程序执行时间得15%。
一种设计方案就是增加专门得FPMUL硬件，可以将FPMUL操作得速度加快到10倍；
另一种设计方案就是提高所有FP运算指令得执行速度，使得FP指令得执行速度加快为
原来得1、4倍，设FP运算指令在总执行时间中占40%。（3分）
解：对这两种设计方案得加速比分别进行计算。
增加专门FPDIV硬件方案：Fe = 15% = 0、15， Se = 10
SFPDIV = 1/((1-0、15)+0、15/10)=1/0、865 = 1、156
提高所有FP运算指令速度方案：Fe = 40% = 0、4 ， Se = 1、6
SFP = 1/((1-0、4)+0、4/1、4) = 1/0、886 = 1、13
增加专门FPDIV硬件方案得加速比更高，对系统性能提高更大。

2、设流水线模型机结构如下图所示，采用load前推与数据前推（包括store指令）。假设
模型机使用subicc指令，它将根据减法结果设置标志寄存器Z得内容为0或为1；其它得
ALU计算指令不影响Z。指令bne得控制相关处理采用插入nop指令得策略。（7分）

带有内部前推及load相关暂停功能得流水线处理机
设有以下指令序列：
Lop：load r1, 100(r3)
addi r2, r1, 10
store r2, 100(r3)
subicc r5, r5, 1
bne r5,lop ；如果r5得内容不为0，则转Lop
（1） 按时钟周期画出以上指令序列第1次循环执行及转移到“load r1, 100(r3)”指令，
在模型机中执行得时序图，标出内部前推示意。（3分）
（2） 如果以上指令序列在流水线CPU执行，当第2条指令“addi r2, r1, 10”进入EXE
级时，试给出ADEPEN、BDEPEN信号得值、WB级信号SLD得值。（2分）
ADEPEN = BDEPEN = SLD=
（3） 设模型机采用延迟转移，调整以上指令序列得顺序，使得指令序列在模型机中执行
时只有最小停顿，写出调整后得指令序列（不需要画时序图）。（2分）
解：（1）

（2）ADEPEN = 3或（11） BDEPEN = 1或（01） SLD=1
（3）
Lop：load r1, 100(r3)
subicc r5, r5, 1
addi r2, r1, 10
bne r5,lop
store r2, 100(r3)
第四章：
1、浮点流水线延迟如PPT例4-1，将下面得循环展开并进行指令调度，直到没有任何延迟。
LOOP: LD F0,0(R1);
MULD F0,F0,F2;
LD F4,0(R2);
ADDD F0,F0,F4;
SD F0,0(R2);
DSUBI R1,R1,#8;
DSUBI R2,R2,#8;
BNEZ R1, R0，LOOP;

2、 按PPT例4-4中得一段指令代码与记分牌信息初始状态，试给出SUBD指令写结果前各
记录表得状态。
LD F6 , 34(R2)

Store r3,100,r2 add MEM
LD F2 , 45(R3)
MULTD F0 , F2 , F4
SUBD F8 , F6 , F2
DIVD F10 , F0 , F6
ADDD F6 , F8 , F2
3、采用Tomasulo算法，按PPT例4-6中得一段指令代码与各表得初始状态，试给出SUBD
指令写结果前得指令状态、保留站状态与寄存器状态。
第五章：
5、1 某个计算机系统有128字节得高速缓存。它采用每块有8个字节得4路组相联映射。
物理地址大小就是32位，最小可寻址单位就是1个字节。（1）画图说明高速缓存得组织并
指明物理地址与高速缓存地址得关系；（2）可以将地址000010AFH分配给高速缓存得哪一
组？（3）假如地址000010AFH与FFFF7AxyH可以同时分配给同一个高速缓存组，地址中得
x与y得值为多少？
5、2 假设对指令Cache得访问占全部访问得75%，而对数据Cache得访问占全部访问得
25%。Cache得命中时间为1个时钟周期，失效开销为50个时钟周期，在混合Cache中一次
LOAD或STORE操作访问Cache得命中时间都要增加一个时钟周期，32KB得指令Cache得失
效率为0、39%，32 KB得数据Cache得失效率为4、82%，64 KB得混合Cache得失效率为1、
35%。又假设采用写直达策略，且有一个写缓冲器，并且忽略写缓冲器引起得等待。试问指
令Cache与数据Cache容量均为32 KB得分离Cache与容量为64 KB得混合Cache相比，哪
种Cache得失效率更低？两种情况下平均访存时间各就是多少？
5、3 给定以下得假设，试计算直接映象Cache与两路组相联Cache得平均访问时间以及
CPU得性能。由计算结果能得出什么结论？
（1）理想Cache情况下得CPI为2、0，时钟周期为2 ns，平均每条指令访存1、2次。
（2）两者Cache容量均为64KB，块大小都就是32B。
（3）组相联Cache中得多路选择器使CPU得时钟周期增加了10%。
（4）这两种Cache得失效开销都就是80 ns。
（5）命中时间为1个时钟周期。
（6）64 KB直接映象Cache得失效率为1、4%，64 KB两路组相联Cache得失效率为1、0%。
思考题：数据Cache容量为16KB，块大小为32B，最小寻址单位1字节，采用两路组相
联映像方式。
设Cache得物理地址为36位。计算索引位数、标识位数、块内偏移量。