EDA数字钟设计-毕业论文
EDA数字钟设计
目录
1.设计思路 (3)
1.1总体结构 (3)
2.方案论证与选择 (3)
2.1.数字钟方案论证与选择 (3)
3.单元模块设计部分 (3)
https://www.360docs.net/doc/dd14827718.html,6模块的设计 (3)
3.2.SEL61模块的设计 (4)
3.3.DISP模块的设计 (5)
3.4.K4模块的设计 (6)
https://www.360docs.net/doc/dd14827718.html,T10模块的设计 (6)
https://www.360docs.net/doc/dd14827718.html,T6模块的设计 (7)
https://www.360docs.net/doc/dd14827718.html,T101模块的设计 (8)
https://www.360docs.net/doc/dd14827718.html,T61模块的设计 (9)
3.4.5 CNT23模块的设计 (10)
4.系统仿真 (11)
4.1.数字钟仿真图 (11)
4.2.数字钟编译报告 (12)
4.3.数字钟原理图 (12)
vEDA数字钟设计
中文摘要：数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。
关键词：数字钟，计数器，数码管，FPGA,VHDL
1．设计思路
基于VHDL语言，用Top_Down的思想进行设计。
1.1 确定总体结构，如图1-1所示。
图1-1
2. 方案论证与选择
2.1 数字钟方案论证与选择：方案一是用CN6无进位六进制计数器选择数码管的亮灭以及对应的数，循环扫描显示，用SEL61六选一选择器选择给定的信号输出对应的数送到七段码译码器。K4模块进行复位，设置小时和分，输出整点报时信号和时，分，秒信号。作品中选方案二。方案二也采用自顶向下的设计方法，它由秒计数模块，分计数模块，小时计数模块，报警模块，秒分时设置模块和译码模块六部分组成。两者设计方式，功能实现方面都差不多，作品中选择的是方案一。
3. 单元模块设计部分
单元模块设计部分分四个部分，介绍数字钟选择显示数码管和对应的数模块CN6,信号选择模块SEL61,七段码译码器模块DISP和复位，秒，分，时显示，设置模块。
3.1 CN6模块的设计
即无进位的六进制计数器，由此提供选择信号，可提供选择信号，选择显示的数码管及对应的数，循环扫描显示。如图1-2
图1-2
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cn6 is
port(res,clk : in std_logic;
cout : out std_logic_vector(2 downto 0)); end cn6;
architecture rtl of cn6 is
signal q : std_logic_vector(2 downto 0); begin
process(res,clk)
begin
if res='0' then
q<="000";
elsif(clk'event and clk='1') then
if(q=5) then
q<="000";
else
q<=q+1;
end if;
end if;
end process;
cout<=q;
end rtl;
3.2 SEL61模块的设计
即六选一选择器，如图1-3所示，对于给定的信号，输出对应的数，送到七段码译码器。
图1-3
library ieee;
use ieee.std_logic_1164.all;
entity sel61 is
port(sel : in std_logic_vector(2 downto 0);
a,b,c,d,e,f : in std_logic_vector(3 downto 0);
q : out std_logic_vector(3 downto 0));
end;
architecture rtl of sel61 is
begin
process(a,b,c,d,e,f,sel)
variable cout : std_logic_vector(3 downto 0);
begin
case sel is
when "000"=>cout:=a;
when "001"=>cout:=b;
when "010"=>cout:=c;
when "011"=>cout:=d;
when "100"=>cout:=e;
when others=>cout:=f;
end case;
q <=cout;
end process;
end rtl;
3.3 DISP模块的设计
即七段译码器，如图1-4所示，对于输入的4位BCD码进行译码，输出7位，Q0~Q6分别外接数码管a~g段显示。
图1-4
library ieee;
use ieee.std_logic_1164.all;
entity disp is
port(d : in std_logic_vector(3 downto 0);
q : out std_logic_vector(6 downto 0));
end;
architecture one of disp is
begin
process(d)
begin
case d is
when "0000"=>q<="0111111";
when "0001"=>q<="0000110";
when "0010"=>q<="1011011";
when "0011"=>q<="1001111";
when "0100"=>q<="1100110";
when "0101"=>q<="1101101";
when"0110"=>q<="1111101";
when "0111"=>q<="0100111";
when"1000"=>q<="1111111";
when"1001"=>q<="1101111";
when others=>q<="0000000";
end case;
end process;
end one;
3.4 K4模块的设计
图1-5
如图1-5，RES是整个系统的复位键，低电平有效，复位时，各个输出都为零，时间显示0时0分0秒；clk是输入时钟，提供秒信号，上升沿触发，每出发一次，时间增加一秒；HRTMP,MIN10TMP,MINTMPKEYI可以分别设置小时位，10分位，分位，起到调时的作用，高电平有效，有效时，每来一个CLK时钟（1s），所对应的位都将以各自的计数循环；RING是整点报时；SEC,SEC10,MIN,MIN10,HR,HR10都输出四位BCD码，用于计数。
3.4.1 CNT10模块设计
10进制计数器。CLK为秒信号；RES是复位信号，与CLK同步；EN为选通信号；COUT3..0]输出秒个位；CA是进位信号。如图1-6所示。
图1-6
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port(en,res,clk: in std_logic;
ca : out std_logic;
cout : out std_logic_vector(3 downto 0)); end;
architecture rtl of cnt10 is
signal q : std_logic_vector(3 downto 0);
begin
p1 : process(en,clk,res)
begin
if(clk'event and clk='1') then
if(res='0') then
q<="0000";
elsif(en='1') then
if(q=9) then
q<="0000";
else
q<=q+1;
end if;
end if;
end if;
end process p1;
p2 : process(q)
begin
if(q=9) then
ca<=en;
else
ca<='0';
end if;
end process p2;
cout<=q;
end rtl;
3.4.2 CNT6模块设计
即进制计数器，CLK为秒信号；RES为复位信号，与CLK同步；EN为选通信号；COUT[3..0]输出秒的十位；CA是进位信号。如图1-7所示。
图1-7
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt6 is
port(en,res,clk: in std_logic;
ca : out std_logic;
cout : out std_logic_vector(3 downto 0));
end;
architecture rtl of cnt6 is
signal q : std_logic_vector(3 downto 0);
begin
p1 : process(en,clk,res)
begin
if(clk'event and clk='1') then
if(res='0') then
q<="0000";
elsif(en='1') then
if(q=5) then
q<="0000";
else
q<=q+1;
end if;
end if;
end if;
end process p1;
p2 : process(q)
begin
if(q=5) then
ca<=en;
else
ca<='0';
end if;
end process p2;
cout<=q;
end rtl;
3.4.3 CNT101模块设计
即十进制计数器，输出分的个位。EN接CNT6的进位CA，产生正常的时钟；EN2由外部断口控制，可用来调节时间，高电平有效，输出将以秒的速度递增循环。如图1-8 所示。
图1-8
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt101 is --output minitute's gewei
port(en2,en,res,clk : in std_logic;
ca : out std_logic; --jingwei
cout : out std_logic_vector(3 downto 0));
end;
architecture rtl of cnt101 is
signal q : std_logic_vector(3 downto 0);
begin
p1 : process(en,en2,clk,res)
begin
if(clk'event and clk='1') then
if(res='0') then
q<="0000";
elsif(en='1'or en2='1') then
if(q=9) then
q<="0000";
else
q<=q+1;
end if;
end if;
end if;
end process p1;
p2 : process(q)
begin
if(q=9) then
ca<=en;
else
ca<='0';
end if;
end process p2;
cout<=q;
end rtl;
3.4.4 CNT61模块的设计
六进制计数器，输出分的各位。EN接CNT101的进位CA,产生正常的时钟；EN2由外部端口控制，可用来调节时间，高电平有效，输出分的十位将以秒的速度递增循环。如图1-9所示。
图1-9
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt61 is --output minitute's shiwei
port(en2,en,res,clk : in std_logic;
ca : out std_logic; --jingwei
cout : out std_logic_vector(3 downto 0)); end;
architecture rtl of cnt61 is
signal q : std_logic_vector(3 downto 0);
begin
p1 : process(en,en2,clk,res)
begin
if(clk'event and clk='1') then
if(res='0') then
q<="0000";
elsif(en='1'or en2='1') then
if(q=5) then
q<="0000";
else
q<=q+1;
end if;
end if;
end if;
end process p1;
p2 : process(q)
begin
if(q=5) then
ca<=en;
else
ca<='0';
end if;
end process p2;
cout<=q;
end rtl;
3.4.5 CNT23模块设计
24进制计数器，输出时个位和时十位，由两个选通信号EN和EN2控制，EN2用来调时。如图1-10所示。
图1-10
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt23 is
port(en2,en,res,clk : in std_logic;
a,b : out std_logic_vector(3 downto 0));
end;
architecture rtl of cnt23 is
signal aout,bout : std_logic_vector(3 downto 0);
begin
p1 : process(en,en2,clk,res)
begin
if(res='0') then
aout<="0000";
bout<="0000";
elsif(clk'event and clk='1') then
if(en='1' or en2='1') then
if bout>1 then
if aout>2 then
aout<="0000" ;
bout<="0000";
else
aout<=aout+1;
end if;
elsif(aout=9) then
aout<="0000";
bout<=bout+1;
else
aout<=aout+1;
end if;
end if;
end if;
end process p1 ;
end rtl;
4.系统仿真
4.1数字钟仿真图
4.2 数字钟编译报告
4.3 数字钟原理图
(最新版)基于51单片机汇编语言的数字钟课程设计报告含有闹钟万毕业论文
单片微型计算机课程设计报告 多功能电子数字钟 姓 名 学
教师 许伟敏 电气二班 林卫
目录 一：概述 (1) 二：设计基本原理简介 (2) 三：设计要求及说明 (3) 四：整体设计方案 (4) 系统硬件电路设计 4 系统软件总流程设计模块划分及分析5 6 五：单模块流程设计 (8) 各模块设计概述、流程图模块源程序集合及注释8 13 六：单模块软件测试 (23) 七：系统检测调试 (24) 硬件电路调试 软件部分烧写调试 八：系统优化及拓展 (26) 九：心得体会 (28)
单片微型计算机课程设计 一、概述 基于汇编语言的电子数字钟概述 课程设计题目：电子数字钟 应用知识简介： ● 51 单片机 单片机又称单片微控制器,它不是完成某一个逻辑功能 的芯片,而是把一个计算机系统集成到一个芯片上。作为嵌 入式系统控制核心的单片机具有其体积小、功能全、性价比高等诸多优点。51 系列单片机是国内目前应用最广泛的单片机之一，随着嵌入式系统、片上系统等概念的提出和普遍接受及应用，51 系列单片机的发展又进入了一个新的阶段。在今后很长一段时间内51 系列单片机仍将占据嵌入式系统产品的中低端市场。 ●汇编语言 汇编语言是一种面向机器的计算机低级编程语言，通常是为特定的计算机或系列计算机专门设计的。汇编语言保持了机器语言的优点，具有直接和简捷的特点，其代码具有效率高实时性强等优点。但是对于复杂的运算或大型程序，用汇编语言编写将非常耗时。汇编语言可以与高级语言配合使用，应用十分广泛。 ● ISP ISP（In-System Programming）在系统可编程， 是当今流行的单片机编程模式，指电路板上的空白元器 件可以编程写入最终用户代码，而不需要从电路板上取 下元器件。已经编程的器件也可以用ISP方式擦除或再 编程。本次课程设计便使用ISP方式，直接将编写好的 程序下载到连接好的单片机中进行调试。 选题 系统功能分析 硬件电路设计 整体流程设计 及模块划分 模块流程设计 模块编 码测试 系统合成调 试编译 下载调试（含硬件电路调试及软件烧写调试） 验收 完成总结报告课程设计流程图↑ 选题目的及设计思想简介： 课程设计是一次难得的对所学的知识进行实践的机会，我希望通过课程设计独立设计一个简单的系统从而达到强化课本知识并灵活运用的目的。电子数字钟是日常生活钟随处可见的简单系统。对电子数字钟的设计比较容易联系实际并进行拓展，在设计中我将力求尽可能跳出课本的样板，从现实生活中寻找设计原型和设计思路，争取有所突破。 如图所示便是我本次课程设计流程图，设计的整个过程运用自顶向下分析、自底向上实现的
eda课程设计报告多功能数字钟设计大学论文
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
毕业设计论文-数字钟设计
数字钟设计 院系电子信息工程学院专业电子信息工程班级 1 姓名马梦珂
摘要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 数字钟就是由电子电路构成的计时器，是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应该该有校时功能和报时，整体清零等附加功能。主电路系统由秒信号发生器，时、分、秒计时器，译码器及显示器，校时电路，整体清零电路，整点报时电路组成。秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。秒信号产生器将标准信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号,该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，发出一个“时脉冲”信号，该信号将被送到“时计数器”，“时计数器”采用24进制计时器，可实现一天24小时的累计， 本课题利用了单片机的数码管和定时器相关知识，采用AT89C51单片机子控制核心，结合LED数码管实现时分秒的显示。硬件电路设计主要包括中央处理单元电路，键盘扫描电路。软件程序则采用VC语言实现。本设计实现了显示时间、调整时间等功能，达到了设计的目的和要求。并在Proteus软件上进行了仿真和调试。 关键词：计时器，计数，译码，校时，数字时钟，单片机，仿真调试
目录 摘要 ............................................................................................................... I 目录 ............................................................................................................ III 1 引言 ............................................................................ 错误！未定义书签。 1.1 研究背景及意义 (1) 1.2 国内外研究现状 (1) 2 硬件设计 (1) 2.1 元件组成 (1) 2.2 电路组成...................................................................... 错误！未定义书签。 3 软件设计 (4) 3.1 电路原理图设计 (6) 3.2 源程序 (7) 4 系统调试与实验 (11) 5 总结 (12) 参考文献 (12)
基于单片机的电子钟设计方案毕业论文。。.doc
基于单片机的电子时钟设计 摘要 20 世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。 现代生活的人们越来越重视起了时间观念，可以说是时间和金钱划上了等号。对于那些对时间把握非常严格和准确的人或事来说，时间的不准确会带来非常大的麻烦，所以以数码管为显示器的时钟比指针式的时钟表现出了很大的优势。数码管显示的时间简单明了而且读数快、时间准确显示到秒。而机械式的依赖于晶体震荡器，可能会导致误差。 数字钟是采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。数字钟的精度、稳定度远远超过老式机械钟。在这次设计中，我们采用LED数码管显示时、分、秒，以24 小时计时方式，根据数码管动态显示原理来进行显示，用 12MHz的晶振产生振荡脉冲，定时 器计数。在此次设计中，电路具有显示时间的其本功能，还可以实现对时间的调整。数字 钟是其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱，因此得到了广泛的使用。 关键字：数字电子钟单片机 数字电子钟的背景 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各 个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产 品性能进一步提高，产品更新换代的节奏也越来越快。时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间。忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。但是，一旦重要事情，一时的耽误可能酿成大祸。 目前，单片机正朝着高性能和多品种方向发展趋势将是进一步向着 CMOS化、低功耗、小体积、大容量、高性能、低价格和外围电路内装化等几个方面发展。下面是单片机的主要发 展趋势。单片机应用的重要意义还在于，它从根本上改变了传统的控制系统设计思想和设计方 法。从前必须由模拟电路或数字电路实现的大部分功能，现在已能用单片机通过软件方法
基于EDA技术的数字时钟设计
电子系统课程设计任务书 设计题目：基于EDA技术的数字时钟设计 设计目的：课程设计是一种复杂的学习实践过程。设计过程采用系统设计的方法，先分析任务，得到系统设计的要求，然后进行总体设计，划分子系统模块，然后进行详细设计，编写各个功能子系统VHDL代码并进行功能仿真，最后进行整个系统总装并仿真。 设计内容：设计一个采用0.5英寸LED数码管显示的数字时钟系统，工作电源5V，它采用24小时制，具有“时”、“分”、“秒”显示，并且可以校正时间显示。 设计要求: 1.由石英晶体多谐振荡器20MHz和分频器产生1Hz标准秒脉冲；（说 明:EDA试验箱中晶振频率20MHz，经试验箱内一系列二分频可将频率降低，但无法直接产生1Hz信号，需要大家根据实际情况编制分频器得到1Hz信号）； 2.秒电路、分电路均为60进制计数，时电路为24进制计数； 3.数码管采用动态扫描方式； 4.能动手校时，校时模块功能可以自由发挥。比如可用两个按钮实 现校时，A按钮控制调整项目，B按钮调整数字，B按钮还可以根据按下时间长短实现慢调、快调功能。也可以用三个按钮实现增减两个方向的手动校时。校时用按钮开关不能超过4个； 5.扩展内容：1）进入校时状态后，被调整数字以2Hz闪烁； 2）24/12小时可调，处于12小时制时，要有AM/PM
显示； 3）所有开关加入防抖设计； 4）加入检测外部环境亮度功能，夜间自动降低数码管显示亮度； 5）加入整点报时电路； 6）增加秒表功能； 7）增加报闹功能。 6.以上电路功能除外部环境亮度检测电路外均由VHDL代码实现层次式设计，顶层电路可以采用EDA电路图。 设计成果： 1.课程设计说明书，要求内容完整，图表完备，条理清楚，字迹工 整，程序完整有相应的注解，仿真波形设计合理有必要的分析，引用资料要注明出处。 2.顶层电路原理图，各层电路VHDL代码及仿真波形。
南京理工大学毕业论文模板
南京理工大学 毕业设计(论文)开题报告 学生姓名：学号： 专业： 设计(论文)题目： 指导教师: 年月日
毕业设计（论文）开题报告 1．结合毕业设计（论文）课题情况，根据所查阅的文献资料，每人撰写2000字左右的文献综述： 文献综述 时间对人们来说可说是越来越宝贵，在快节奏的生活中，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。 时钟的数字化给人们带来了极大的方便。其广泛用于个人家庭、车站、码头、办公室等公共场所，已成为人们日常生活中不可少的必需品。与传统机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，节省了电能。 在众多时钟设计可选方案中，可以利用中小规模集成电路设计，可以利用专用的时钟芯片设计，也可以利用单片机进行设计，各有特点。其中，单片机凭借其体积小、重量轻、抗干扰能力强，以及灵活性、可靠性好和其很高的性价比这些优点已经渗入到人们工作和生活的各个角落，有力地推动了各行业的技术改造和产品的更新换代，前景广阔。而且数字钟又具备单片机最小系统的基本组成，对于我们了解单片机也有很大的帮助。 20世纪末，电子技术获得了飞速的发展，在其推动下，现在电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。随着现在社会的快速发展，国内外已有多种数字钟设计成果。其中使用单片机设计的数字钟功能强大，界面友好，更好的满足了人们对它的智能化要求。 利用VHDL硬件描述语言设计的多功能数字钟的思路和技巧。在MAX+PLUSII开发环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下载验证。 (《基于VHDL的多功能数字钟的设计》樊永宁等工矿自动化 2006年 03期) 采用低成本数字集成电路LM8569及配套的LED(发光二极管)显示器组成的家用数字钟，采用双电源供电,具有电路简单、价格低廉、精确度高、性能可靠、功能多以及适用性强等特点。(《用LM8569制作数字钟》樊永宁等工矿自动化 2006年03期) 以AT89C51 为中心控制单元，采用汇编语言编程，设计一个用6位数码管显示时、分、秒的时钟。该时钟可实现时间显示、时间调整、闹钟设置、整点报时和省电等多种功能，具有制作简单、调整方便、稳定性好、便于扩展等特点。经实践制作、调试，证明设计可靠、方案可行。 (《基于AT89C2051的多功能时钟设计》刘文霞等《现代电子技术》2008 年第18 期总第281期)
EDA课设数字钟设计
课程设计报告 课程名称数字系统与逻辑设计 课题名称数字钟设计 专业通信工程 班级 学号 姓名 指导教师乔汇东胡瑛谭小兰 2013年7月7日
湖南工程学院课程设计任务书 课程名称数字系统与逻辑设计课题数字钟设计 专业班级通信工程1101班 学生姓名 学号 指导老师 审批乔汇东 任务书下达日期2013 年6月29日 任务完成日期2013 年7月7日
《数字系统与逻辑设计》课程设计任务书一、设计目的 全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的 组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试 程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养 使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。 二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单 及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应 的分析与结论。 三、进度安排 第十九周星期一：课题讲解，查阅资料 星期二：总体设计，详细设计 星期三：编程，上机调试、修改程序 星期四：上机调试、完善程序 星期五：答辩 星期六-星期天：撰写课程设计报告 附： 课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。
基于单片机的数字钟的设计毕业论文
基于单片机的数字钟的设计毕业论文
永城职业学院 毕业论文 论文题目：基于单片机的数字钟的设计 专业：机电一体化 班级：机电134 学号：2013124025 学生姓名：孙洋洋 指导教师：李梦瑶 2015年10月 16 日
目录 1、设计总体方案 (3) 1.1电子钟的工作原理 (3) 2、主要器件介绍及功能实现 (4) 2.1 AT89C52单片机 (4) 2.2 1602LCD液晶显示 (7) 2.3 计时功能的实现 (9) 2.3.1定时方法 (9) 2.3.2 定时/计数器的定时和计数功能 (10) 3、硬件电路 (10) 3.1上电复位电路 (10) 3.2时钟系统 (11) 3.3按键电路 (11) 3.4电子时钟原理图 (12) 3.5 硬件调试 (12) 4、软件设计 (13) 4.1 程序流程图 (13) 4.1.1编辑软件（Keil uVision2） (14) 4.2生成代码文件 (14) 4.3 软件调试 (15) 4.3.1程序的仿真Proteue ISIS软件： (15) 4.3.2 具体步骤： (16) 5.结论 (17) 6.参考文献 (18)
摘要 该文主要论述如何使用89S51型号的单片机来设计一个数字电子时钟。 该设计是利用单片机原理，以AT89S51芯片为主要控制器。通过用Keil C51软件编程仿真,再通过protues软件进行硬件仿真，设计制作一个多功能数字电子时钟的硬件电路。其中通过单片机扩展的1602LCD显示器用来显示秒、分、时计数单元中的值。整个设计过程包括两大部分:软件部分和硬件部分。以单片机AT89S51芯片为核心,加上一定的外围电路、1602LCD显示器和键盘控制器组成。 该电子时钟系统主要由时钟模块、液晶显示模块以及键盘控制模块。液晶显示模块能够准确显示时间（显示格式为时：分：秒（24小时制）），键盘控制模块可方便进行时间调整，时钟模块主要控制时间的显示由二十四进制电路与六十进制电路组成。电路的设计以硬件和软件为指导思想，通过软件编程来实现模拟电路的设计。 用单片机AT89S51为主要功能模块，采用1602LCD输出显示时间，用按钮做开关，软件计时、调试，辅助必要的电路，实现高效、准确的数字电子时钟系统。该数字电子时钟具有电路简单明了，系统稳定性高等优势，，成本低，维护方便、调试简便、具有广泛的市场前景。 关键词：单片机、AT89S5芯片、1602LCD、动态扫描
eda,verilog数字钟设计报告
数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule
头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end
EDA数字钟设计
EDA数字钟设计报告 姓名： xxx 学号：xxxxxxx 专业：电子与通信工程 日期：2014-11-7 江苏科技大学电信院 2014-11-7
1 引言 数字钟通过数字电路技术实现时、分、秒计时，与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，本次电子线路课程设计是在vhdl基础上设计并制作一个可以调控的数字钟。 1．1 实验目的与要求 1.1.1 实验目的 （1）掌握GW48PK2++实验系统的基本用法以及vhdl语言的使用： （2）巩固元件例化、元件调用的基本方法，以及数码管、按键扫描的相关 知识。 1.1.2实验要求 （1）采用元件例化、元件调用实现整体设计； （2）利用按键进行调时； （3）能在实验箱进行仿真验证。 2 系统设计 2.1 原理图设计 数字钟原理图，如图1 图1 数字钟原理图 如图1所示，该系统主要包含六个模块，分为分频器、计数以及显示模块三 大部分，另有按键进行时间控制。
2.2 各模块设计 2.2.1分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port(clk0:in std_logic; clk_1Hz,clk_1kHz:out std_logic); end entity; architecture one of div is signal q1Hz:integer range 0 to 10000000-1 ; signal q1kHz:integer range 0 to 10000-1 ; begin process(clk0) begin if clk0'event and clk0='1'then if q1Hz<5000000-1 then clk_1Hz<='0';q1Hz<=q1Hz+1; elsif q1Hz=10000000-1 then q1Hz<=0; else clk_1Hz<='1';q1Hz<=q1Hz+1; end if; if q1kHz<5000-1 then clk_1kHz<='0';q1kHz<=q1kHz+1; elsif q1kHz=10000-1 then q1kHz<=0; else clk_1kHz<='1';q1kHz<=q1kHz+1; end if; end if; end process; end; 该模块将10MHz的时钟进行分频，产生1S和1mS的信号传递给计数与显示
毕业论文设计EDA课设数字钟
课程设计任务书 学生：董勇涛专业班级：电子科学与技术0902班 指导教师：梁小宇工作单位：信息工程学院 题目: 数字钟 设计目的： 1、掌握在QuartusⅡ软件的使用方法，并能熟练的在QuartusⅡ环境中运用VHDL 语言完成一些简单程序的设计； 2、掌握数字钟的主要功能与在FPGA中的实现方法。 要求完成的主要任务: 1、课程设计工作量：1周。 2、技术要求： （1）设计一个6位LED动态扫描显示的数字钟，根据一个控制键能选择显示时、分、秒或年、月、日； （2）通过拨码开关可以进行时、分、年、月、日的调整，可以实现翻屏； 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。 全文用A4纸打印，图纸应符合绘图规。 时间安排： 1、2012 年6 月11日集中，作课设具体实施计划与课程设计报告格式的要求说 明。 2、2012 年6 月12日至2012 年6 月15日查阅相关资料，学习电路的工作 原理。 3、2012 年6 月17 日至2012 年 6 月19 日，方案选择和电路设计。 4、2012 年6 月20 日至2012 年 6 月21 日，电路调试和设计说明书撰写。 5、2011 年6 月22日上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日
系主任（或责任教师）签名：年月日 目录 摘要............................................................................................................... I Abstract ......................................................................................................... II 1 绪论 (1) 2 设计容及要求 (1) 2.1设计目的及主要任务 (1) 2.1.1设计目的 (1) 2.1.2 设计任务及要求 (1) 2.2设计思想 (2) 3 数字钟的设计 (4) 3.1 设计原理与方法 (4) 3.2 单元模块设计 (4) 3.2.1 分频计模块设计 (4) 3.2.2 消抖电路模块设计 (5) 3.2.3 计数器模块设计 (5) 3.2.4 闹钟及蜂鸣器设计 (7) 3.2.5 多路复用器模块设计 (8) 3.2.6 八段译码模块设计 (8) 3.3 数字钟设计总原理图 (8) 4 编译报告 (8) 4.1 设计原理与方法 (8)
EDA实验数字计时器设计
数字计时器设计 一、实验目的 1、掌握常见集成电路的工作原理和使用方法。 2、学会单元电路的设计调试方法。 3、掌握QuartusII软件的基本使用方法及会用其设计调试数字计时器。 二、实验设计要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、系统有保持、清零、校时、校分功能； 4、使时钟具有整点报时功能（当时钟计到59'53"时开始计时，分别在 59'53",59'55",59'57"报时频率500Hz，在59'59"报时频率1000Hz）； 5、闹表设定功能。 三、整体电路的工作原理 原理框图： 脉冲产生电路将硬件上的48MHz脉冲依次分频使其产生1Hz脉冲，输入计时器电路，计时器电路时分秒对应的模24、模60、模60计数器采用同步触发方式实现00:00:00~ 23:59:59计时。
校时校分电路通过校时、校分开关的切换来改变计时器电路时分秒对应的模24、模60、模60计数器CLK 端输入脉冲及使能端的设置实现。 保持电路通过使计时器三个计数器使能端置0的方法来实现。 清零电路通过使计时器三个计数器清零端置0的方法来实现。 整点报时电路通过脉冲产生电路的分频及若干门电路组合实现。 闹表： 先设计一48选24的译码选择电路对计时器电路与闹钟定时电路的输出进行选择，界面显示切换通过设置一开关对译码选择电路的控制实现。 定时定分电路设计原理与上校时校分电路一致。 闹铃的设置是先通过一比较电路判断此时计时器电路的时分与闹钟定时电路是否一致来判断是否响铃，铃声是通过数据选择器及若干门电路来对响铃频率的设定。 最后设置一闹铃开关来实现闹表的开关。 四、各子模块设计原理及仿真波形 1、脉冲发生电路（分频电路） 原理图见附表1 用到了四分频、六分频、八分频和一千分频电路，下面以六分频和一千分频为列说明： A 、六分频电路： 它是应用了三个JK 触发器构成的T 触发器，[1][2][1][0]t q q q =+ [2][2][1][0][1]t q q q q =+ [2][1][0]q q q 依次循环输出：000 001 010 101 110 111；从而输出[2]q 就是将clk 六 分频，且脉宽仍为50% 仿真波形：
数字钟万年历毕业设计(论文)
毕业设计（论文） 基于单片机的多功能数字钟万年历设计
目录 第一章绪论 (1) 1.1 课题研究的背景和意义 (1) 1.2 国内外研究情况 (1) 1.3 设计思路与步骤 (2) 1.3.1 设计思路 (2) 1.3.2 主要步骤 (2) 第二章系统设计方案 (3) 2.1 总体设计方案 (3) 2.2 系统工作原理 (4) 2.3 预期功能 (4) 第三章基于单片机数字电子钟的硬件设计 (5) 3.1 STC90C51单片机的简介 (5) 3.1.1 STC90C51的硬件结构 (5) 3.1.2 STC90C51主要性能参数 (6) 3.1.3 STC90C51单片机适用领域 (6) 3.2 STC90C51 硬件结构 (7) 3.2.1 运算器电路 (7) 3.2.2控制器电路 (7) 3.2.3 内部存储器 (8) 3.2.4 单片机中断系统 (8) 3.2.5 时钟电路 (8) 3.2.6 并行串行I/O口 (9) 3.2.7 STC90C51单片机引脚图 (9) 3.2.8 总线 (10) 3.3系统模块介绍 (10) 3.3.1 开发板模块 (10) 3.3.2 单片机最小系统设计 (11) 3.3.3 DS1302时钟电路 (11) 3.3.4 温度采集系统电路 (12) 3.3.5 键盘控制系统设计 (12) 3.3.6 报警电路设计 (13) 3.3.7 12864液晶显示电路设计 (13) 第四章数字电子钟的软件设计 (16) 4.1 系统的流程 (16) 4.2 测温的流程 (17) 4.3 LCD显示流程 (20) 4.4 时钟的设计流程 (23) 第五章调试及结果分析 (28) 5.1硬件调试 (28) 5.2系统性能测试与功能说明 (28) 5.3软件调试问题及解决 (28) 结论 (30)
EDA课程设计--带有整点报时的数字钟设计与制作
电子学课程设计报告带有整点报时的数字钟设计与制作
目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)
一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑
基于单片机的电子时钟设计毕业答辩论文
基于单片机的电子时钟设计毕业答辩论文
本科毕业论文 TH714 The Design of Electronic Clock Based on MCU 分类学密 10722 公开 题 目 (中、 基于单片机的电子时钟设计 学校
作者姓名 指导教师学科门类提交论文日期专业名称成绩评定电气工程及其自动化 郝海燕 工科 二〇一三年五月
单片机是一种数字集成电路芯片，是指集成在一块芯片上的微型计算机。一个比较完整的单片机应该包括微处理器（CPU）、存储器（RAM和ROM）、并行输入/输出接口（I/O接口）电路、可编程全双工串行口、定时/计数器、中断系统以及复位电路。由于它具有小巧灵活，成本低，可靠性好，控制功能强，易扩展等一系列优点，所以被越来越广泛地应用于各个领域。而51系列的单片机就是最为典型和具有代表性的一种单片机。 本设计是基于单片机的简单电子时钟的设计，系统主要以单片机AT89C51为核心，结合按键模块来显示相应的时间，并可以对时、分、秒进行单独校对，使其达到标准时间。本次设计以软件控制硬件以及软硬件结合为指导思想，充分发挥单片机功能。同时，该系统的诸多优点使其具有很强的实用性，由于该系统实现的功能简单，因此具有很好的可扩展性。 关键词: AT89C51；电子时钟；按键控制
That the microcontroller is integrated on a single chip microcomputer is a digital integrated circuit chip. Should be a more complete include single-chip microprocessor (CPU), memory (RAM and ROM), parallel input / output interface (I / O interface) circuit, a programmable full-duplex serial port, timer / counter, interrupt system, and reset circuit. Because of its compact and flexible, low cost, reliability, and control functions, easy to expand a series of advantages, it is more and more widely used in various fields. The 51 series is the most typical and representative of a single-chip microcontroller. The project is the design of simple electronic clock based on microcontroller. It is as the core of AT89C51 microcontroller, with key module to display relative time and make hour, minutes, seconds separate proofreading to make it up to standard time. The design control hardware and software combination of hardware and software as the guiding ideology, give full play to the microcontroller features. Meanwhile, the system has so many advantages that it has a strong practicability, because of its simple function, and therefore it has good scalability. Key words: AT89C51 ; Electronic clock ；Key control
EDA数字钟设计
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了
EDA数字钟设计-毕业论文
EDA数字钟设计
目录 1.设计思路 (3) 1.1总体结构 (3) 2.方案论证与选择 (3) 2.1.数字钟方案论证与选择 (3) 3.单元模块设计部分 (3) https://www.360docs.net/doc/dd14827718.html,6模块的设计 (3) 3.2.SEL61模块的设计 (4) 3.3.DISP模块的设计 (5) 3.4.K4模块的设计 (6) https://www.360docs.net/doc/dd14827718.html,T10模块的设计 (6) https://www.360docs.net/doc/dd14827718.html,T6模块的设计 (7) https://www.360docs.net/doc/dd14827718.html,T101模块的设计 (8) https://www.360docs.net/doc/dd14827718.html,T61模块的设计 (9) 3.4.5 CNT23模块的设计 (10) 4.系统仿真 (11) 4.1.数字钟仿真图 (11) 4.2.数字钟编译报告 (12) 4.3.数字钟原理图 (12)
vEDA数字钟设计 中文摘要：数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。 关键词：数字钟，计数器，数码管，FPGA,VHDL 1．设计思路 基于VHDL语言，用Top_Down的思想进行设计。 1.1 确定总体结构，如图1-1所示。 图1-1 2. 方案论证与选择 2.1 数字钟方案论证与选择：方案一是用CN6无进位六进制计数器选择数码管的亮灭以及对应的数，循环扫描显示，用SEL61六选一选择器选择给定的信号输出对应的数送到七段码译码器。K4模块进行复位，设置小时和分，输出整点报时信号和时，分，秒信号。作品中选方案二。方案二也采用自顶向下的设计方法，它由秒计数模块，分计数模块，小时计数模块，报警模块，秒分时设置模块和译码模块六部分组成。两者设计方式，功能实现方面都差不多，作品中选择的是方案一。 3. 单元模块设计部分 单元模块设计部分分四个部分，介绍数字钟选择显示数码管和对应的数模块CN6,信号选择模块SEL61,七段码译码器模块DISP和复位，秒，分，时显示，设置模块。 3.1 CN6模块的设计 即无进位的六进制计数器，由此提供选择信号，可提供选择信号，选择显示的数码管及对应的数，循环扫描显示。如图1-2