晶体管原理与设计(微电子器件)课程期末复习题

合集下载

微电子器件原理习题讲解1

微电子器件原理习题讲解1
(c)正向有源区时BE结正偏,BC结反偏,此 时注意BE结和BC结能带的变化和电场大小的 变化。
参考《晶体管原理与设计》第3章
10.5*、(a)一个双极晶体管工作于正向有源区, 基极电流iB=6.0μ A,集电极电流iC=510μ A。计 算β ,α 和iE。(b)对于iB=50μ A,iC=2.65mA, 重复(a)。
7、多晶硅发射极晶体管的优越性?
扩散晶体管: 1.器件纵向尺寸按比例减少,当发射结结深XjE减小到 200nm以下时, XjE小于发射区少子的扩散长度,这将导致 基极电流增大,电流增益下降。 2.纵向尺寸按比例减少,基区宽度减少,这将导致穿通现 象发生。虽然解决这个问题可以使用增加基区掺杂浓度的方 法,但是这将引起晶体管电流放大倍数的下降。
(2)
0
XB=1m
将各数值代入公式可得基区电子浓 度梯度为:2.25×1015cm-4
(2)基区电子浓度为理想化的线性分布,集电 极电流可以以扩散电流的形式如下 扩散系数及AE 均为已知 将各参数值代入得Ic=0.647μ A
(4)
dnB I C qDn ABE dx
(3)基极电流分两部分,基区注入发射区的空穴 和基区少子电子和多子空穴的复合。理想情况下忽 略后者。

2 ( PP / DnBnieB )dx
②、浅发射区
0

0
-WE
2 2 ( N E / DPE nieE )dx N E ( WE ) / nieE ( WE ) S P

WB
0
2 ( PP / DnB nieB )dx
影响因素: 发射区掺杂浓度;发射区中空穴扩散长度DPE和基区中电 子扩散长度;准中性基区和发射区宽度;发射区空穴扩散 系数;发射区空穴表面复合速率SP;基区空穴浓度;重掺 杂效应下发射区和基区中有效本证载流子浓度和发射区本 证载流子浓度。

集成电路工艺原理期末试题

集成电路工艺原理期末试题

电子科技大学成都学院二零一零至二零一一学年第二学期集成电路工艺原理课程考试题A卷(120分钟)一张A4纸开卷教师:邓小川1、名词解释:(7分)答:Moore law:芯片上所集成的晶体管的数目,每隔18个月翻一番。

特征尺寸:集成电路中半导体器件能够加工的最小尺寸。

Fabless:IC 设计公司,只设计不生产。

SOI:绝缘体上硅。

RTA:快速热退火。

微电子:微型电子电路。

IDM:集成器件制造商。

Chipless:既不生产也不设计芯片,设计IP内核,授权给半导体公司使用。

LOCOS:局部氧化工艺。

STI:浅槽隔离工艺。

2、现在国际上批量生产IC所用的最小线宽大致是多少,是何家企业生产?请举出三个以上在这种工艺中所采用的新技术(与亚微米工艺相比)?(7分) 答:国际上批量生产IC所用的最小线宽是Intel公司的32nm。

在这种工艺中所采用的新技术有:铜互联;Low-K材料;金属栅;High-K材料;应变硅技术。

3、集成电路制造工艺中,主要有哪两种隔离工艺?目前的主流深亚微米隔离工艺是哪种器件隔离工艺,为什么?(7分)答:集成电路制造工艺中,主要有局部氧化工艺-LOCOS;浅槽隔离技术-STI两种隔离工艺。

主流深亚微米隔离工艺是:STI。

STI与LOCOS工艺相比,具有以下优点:更有效的器件隔离;显著减小器件表面积;超强的闩锁保护能力;对沟道无侵蚀;与CMP兼容。

4、在集成电路制造工艺中,轻掺杂漏(LDD)注入工艺是如何减少结和沟道区间的电场,从而防止热载流子的产生?(7分)答:如果没有LDD形成,在晶体管正常工作时会在结和沟道区之间形成高电场,电子在从源区向漏区移动的过程中,将受此电场加速成高能电子,它碰撞产生电子空穴对,热电子从电场获得能量,造成电性能上的问题,如被栅氧化层陷阱俘获,影响器件阈值电压控制。

LDD注入在沟道边缘的界面区域产生复杂的横向和纵向杂质剖面。

LDD降低的杂质浓度减小了结和沟道区间的电场,把结中的最大电场位置与沟道中的最大电流路径分离,从而防止热载流子产生。

《晶体管放大电路》练习题及答案

《晶体管放大电路》练习题及答案

《晶体管放大电路》练习题及答案1.晶体管能够放大的外部条件是 (C)A.发射结正偏,集电结正偏B.发射结反偏,集电结反偏C.发射结正偏,集电结反偏2. 当晶体管工作于饱和状态时,其 (A)A.发射结正偏,集电结正偏B.发射结反偏,集电结反偏C.发射结正偏,集电结反偏3.对于硅晶体管来说其死区电压约为 (B)A.0.1VB.0.5VC.0.7V4.储晶体管的导通压降|UBE|为 (B)A.0.1VB.0.3VC.0.5V5.测得晶体管三个电极的静态电流分别为0.06mA,3.66mA和3.6mA。

则该管的β为(C)A.40B.50C.606.反向饱和电流越小,晶体管的稳定性能(A)A.越好B.越差C.一样7.与储晶体管相比,硅晶体管的温度稳定性能(A)A.高B.低C.一样8.温度升高,晶体管的电流放大系数(A)A.增大B.减小C.不变9.温度升高,最体管的管压降|UBE|(B)A.升高B.降低C.不变10.对PNP型晶体管来说,当其工作于放大状态时__C___极的电位最低。

A.发射极B.基极C.集电极11.温度升高,晶体管输入特性曲线(B)A右移B.左移C.不变12.温度升高,最体管输出特性曲线(A)A.上移B.下移C.不变13.对于电压放大器来说,(B)电阻越小,电路的带负载能力越强。

A.输入电阻B.输出电阻C.电压放大倍数14.(单选题5.0分)测得晶体管三个电极对地的电压分别为-2V、-8V、-2.2V,则该管为(B)A.NPN型锗管B.PNP型锗管C.PNP型硅管15.测得晶体管三个电极对地的电压分别为2V、6V、-2.2V,则该管(C)A.处于饱和状态B.放大状态C.截止状态D.已损坏16.在单级共射放大电路中,若输入电压为正弦波形,则输出与输入电压的相位(B)A.同相B.反向C.相差90度18.在单级共射放大电路中,若输入电压为正弦波形,而输出波形则出现了底部被削平的现象,这种失真是(A)失真。

微电子工艺原理试题

微电子工艺原理试题

微电⼦⼯艺原理试题微电⼦⼯艺原理⼀、单项选择1.The most common reticle reduction ratio used with step-and-scan exposure tools is()a.1:1 and 4:1b. 1:1 and 5:1c.4:1 and 5:1d.4:12. Which of the following processes are performed in the diffusion area? Circle all that apply. ()a. wafer cleansb.high temperature processingc.metallizationd.polishinge.photoresist stripping3.What are the three production areas where photoresist-coated wafers can be found? ()a.diffusionb.photolithographyc.etchd.implante.thin filmsf.polish4. Which of the following is not a common production tool in the thin films area? ()a.plasma resist stripperb.CVD systemsC. PVD systemsd.rapid thermal anneal systeme.sputtering systemf.spin-on-glass dispense system5.What does the term CMP stand for? ()a.chemically modulated photostabilizerb.chemical mechanical propellantc.chemicaly manipulated plasmad. chemical mechanical planarization6.What is another name for CMP? ()a.etchb.implantc.polishd.diffusion7.The term WET stands for()a.wafer etch technologyb. wet etch for titanium contanctsc. wafer elastomeric treatmentd. wafer electrical test8. The data obtained from wafer test/sort is used to()a.determine which wafers need to go through WET.b.determine which wafers need to go through backgrind.c.determines the die yield for each wafer.d.calculate cycle time for wafer production.9.The wafer is tested twice in order to determine its product worthiness()a.once after first metal etch and after the completion of the last wafer process step.b.once before the contanct etch and after the completion of the wafer process flow.c. once after the first ion implant and after the completion of the wafer process flow.d.once at wafer/test sort and after die separation.10.The purpose of the contanct formation process is to ()a.insulate all exposed silicon areas of the wafer.b.form metal contacts on all active areas of the silicon.c.create barriers for charge carriers between transistors.d.form metal contacts on all exposed areas of silicon dioxide.11.What are the reasons for the thermal anneal process after ion implantation? ()a.Annealing ensures that the silicon is ready to bond with the implanted tungsten.b. Annealing the wafer after implant prepares the silicon for the STI etch processc. Anneal drives dopants further into the silicon and recrystalizes the substrate.d. Anneal helps clean off residual oxide from the silicon substrate.12.What is shallow trench isolation (STI)? ()a.STI utilizes an older selective oxidation technique to isolate transistors.b. STI forms oxide structures atop the substrate to isolate neighboring transistorsc. STI forms windows in a nitride mask which allow some silicon to be oxidazed.d. STI uses oxide-filled trenches to isolate transistors from each other.⼆、翻译并解释1.active region —有源区有源区:硅⽚上做有源器件的区域。

微电子器件工艺流程考核试卷

微电子器件工艺流程考核试卷
7.微电子器件的封装主要有______、______和______等几种形式。
8.离子注入技术的优点包括______、______和______。
9.微电子器件的热管理主要包括______、______和______等方面。
10.提高微电子器件集成度的关键技术之一是______技术的应用。
四、判断题(本题共10小题,每题1分,共10分,正确的请在答题括号中画√,错误的画×)
D.外部环境温度
20.微电子器件在制造过程中,以下哪些措施可以减少缺陷的产生?()
A.提高工艺控制水平
B.使用高质量材料
C.改善设备条件
D.加强环境控制
(请注意,以上题目仅为示例,实际考试题目应根据教学大纲和课程内容进行设计。)
三、填空题(本题共10小题,每小题2分,共20分,请将正确答案填到题目空白处)
1.微电子器件制造中,通常使用的光刻技术是基于______原理。
2.在微电子器件中,PN结的形成是通过______过程实现的。
3.微电子器件的绝缘层主要材料是______。
4.金属-氧化物-半导体(MOS)结构中,氧化物的主要作用是______。
5.刻蚀技术可以分为湿法刻蚀和______刻蚀。
6.微电子器件的互联线通常采用______材料制作。
C.修复缺陷
D.改善硅片的表面质量
12.下列哪个过程属于薄膜生长过程?()
A.光刻
B.刻蚀
C.化学气相沉积
D.离子注入
13.以下哪个参数可以反映微电子器件的集成度?()
A.传输速率
B.尺寸
C.驱动能力
D.工作电压
14.下列哪种工艺用于去除微电子器件中的有机污染物?()
A.光刻

集成电路设计基础期末考试复习题

集成电路设计基础期末考试复习题

集成电路设计基础期末考试复习题全部复习题均可在教材上找到参考答案1.摩尔定律的容:单位⾯积芯⽚上所能容纳的器件数量,每12-18个⽉翻⼀番。

2.摩尔定律得以保持的途径:特征尺⼨不断缩⼩、增⼤芯⽚⾯积及单元结构的改进。

3.图形的加⼯是通过光刻和刻蚀⼯艺完成的。

4.在场区中,防⽌出现寄⽣沟道的措施:⾜够厚的场氧化层、场区注硼、合理的版图。

5.形成SOI材料的三种主要技术:注氧隔离技术、键合减薄技术、智能剥离技术。

6.实际的多路器和逆多路器中输⼊和输出⼀般是多位信息,如果对m个n位数据进⾏选择,则需要n位m选⼀多路器。

7.在氧化层上形成所需要的图形的步骤:甩胶、曝光、显影、刻蚀、去胶。

8.版图设计规则可以⽤两种形式给出:微⽶规则和λ规则。

9.常规CMOS结构的闩锁效应严重地影响电路的可靠性,解决闩锁效应最有效的办法是开发多晶硅技术。

10.要实现四选⼀多路器,应该⽤2位⼆进制变量组成4个控制信号,控制4个数据的选择。

11.摩尔分析了集成电路迅速发展的原因,他指出集成度的提⾼主要是三⽅⾯的贡献:特征尺⼨不断缩⼩、芯⽚⾯积不断增⼤、器件和电路结构的不断改进。

12.缩⼩特征尺⼨的⽬的:使集成电路继续遵循摩尔定律提⾼集成密度;提⾼集成度可以使电⼦设备体积更⼩、速度更⾼、功耗更低;降低单位功能电路的成本,提⾼产品的性能/价格⽐,使产品更具竞争⼒。

13.N阱CMOS主要⼯艺步骤:衬底硅⽚的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成⾦属互连线。

14.解决双极型晶体管纵向按⽐例缩⼩问题的最佳⽅案之⼀,就是采⽤多晶硅发射极结构,避免发射区离⼦注⼊对硅表⾯的损伤。

15.n输⼊与⾮门设计考虑,根据直流特性设计:Kr=KN/KP=n3/2;根据瞬态特性设计:Kr=KN/KP=n。

n输⼊或⾮门设计考虑,根据直流特性设计:Kr=KN/KP=n-3/2;根据瞬态特性设计:Kr= Kr=KN/KP=1/n. 16.CE等⽐例缩⼩定律要求器件的所有⼏何尺⼨,包括横向和纵向尺⼨,都缩⼩k倍;衬底掺杂浓度增⼤K倍;电源电压下降K倍。

  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

1 “微电子器件”课程复习题 一、填空题 1、若某突变PN结的P型区的掺杂浓度为163A1.510cmN,则室温下该区的平衡多子浓度pp0与平衡少子浓度np0分别为( )和( )。 2、在PN结的空间电荷区中,P区一侧带( )电荷,N区一侧带( )电荷。内建电场的方向是从( )区指向( )区。 3、当采用耗尽近似时,N型耗尽区中的泊松方程为( )。由此方程可以看出,掺杂浓度越高,则内建电场的斜率越( )。 4、PN结的掺杂浓度越高,则势垒区的长度就越( ),内建电场的最大值就越( ),内建电势Vbi就越( ),反向饱和电流I0就越( ),势垒电容CT就越( ),雪崩击穿电压就越( )。 5、硅突变结内建电势Vbi可表为( ),在室温下的典型值为( )伏特。 6、当对PN结外加正向电压时,其势垒区宽度会( ),势垒区的势垒高度会( )。 7、当对PN结外加反向电压时,其势垒区宽度会( ),势垒区的势垒高度会( )。 8、在P型中性区与耗尽区的边界上,少子浓度np与外加电压V之间的关系可表示为( )。若P型区的掺杂浓度173A1.510cmN,外加电压V = 0.52V,则P型区与耗尽区边界上的少子浓度np为( )。 9、当对PN结外加正向电压时,中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度( );当对PN结外加反向电压时,中性区与耗尽区边界上的少子浓度比该处的平衡少子浓度( )。 10、PN结的正向电流由( )电流、( )电流和( )电流三部分所组成。 2

11、PN结的正向电流很大,是因为正向电流的电荷来源是( );PN结的反向电流很小,是因为反向电流的电荷来源是( )。 12、当对PN结外加正向电压时,由N区注入P区的非平衡电子一边向前扩散,一边( )。每经过一个扩散长度的距离,非平衡电子浓度降到原来的( )。 13、PN结扩散电流的表达式为( )。这个表达式在正向电压下可简化为( ),在反向电压下可简化为( )。 14、在PN结的正向电流中,当电压较低时,以( )电流为主;当电压较高时,以( )电流为主。 15、薄基区二极管是指PN结的某一个或两个中性区的长度小于( )。在薄基区二极管中,少子浓度的分布近似为( )。 16、小注入条件是指注入某区边界附近的( )浓度远小于该区的( )浓度,因此该区总的多子浓度中的( )多子浓度可以忽略。 17、大注入条件是指注入某区边界附近的( )浓度远大于该区的( )浓度,因此该区总的多子浓度中的( )多子浓度可以忽略。 18、势垒电容反映的是PN结的( )电荷随外加电压的变化率。PN结的掺杂浓度越高,则势垒电容就越( );外加反向电压越高,则势垒电容就越( )。 19、扩散电容反映的是PN结的( )电荷随外加电压的变化率。正向电流越大,则扩散电容就越( );少子寿命越长,则扩散电容就越( )。 20、在PN结开关管中,在外加电压从正向变为反向后的一段时间内,会出现一个较大的反向电流。引起这个电流的原因是存储在( )区中的( )电荷。这个电荷的消失途径有两条,即( )和( )。 21、从器件本身的角度,提高开关管的开关速度的主要措施是( )和 3

( )。 22、PN结的击穿有三种机理,它们分别是( )、( )和( )。 23、PN结的掺杂浓度越高,雪崩击穿电压就越( );结深越浅,雪崩击穿电压就越( )。 24、雪崩击穿和齐纳击穿的条件分别是( )和( )。 25、晶体管的基区输运系数是指( )电流与( )电流之比。由于少子在渡越基区的过程中会发生( ),从而使基区输运系数( )。为了提高基区输运系数,应当使基区宽度( )基区少子扩散长度。 26、晶体管中的少子在渡越( )的过程中会发生( ),从而使到达集电结的少子比从发射结注入基区的少子( )。 27、晶体管的注入效率是指( )电流与( )电流之比。为了提高注入效率,应当使( )区掺杂浓度远大于( )区掺杂浓度。 28、晶体管的共基极直流短路电流放大系数是指发射结( )偏、集电结( )偏时的( )电流与( )电流之比。 29、晶体管的共发射极直流短路电流放大系数是指( )结正偏、( )结零偏时的( )电流与( )电流之比。 30、在设计与制造晶体管时,为提高晶体管的电流放大系数,应当( )基区宽度,( )基区掺杂浓度。 31、某长方形薄层材料的方块电阻为100Ω,长度和宽度分别为300μm和60μm,则其长度方向和宽度方向上的电阻分别为( )和( )。若要获得1KΩ的电阻,则该材料的长度应改变为( )。 32、在缓变基区晶体管的基区中会产生一个( ),它对少子在基区中的运动起到 4

( )的作用,使少子的基区渡越时间( )。 33、小电流时会( )。这是由于小电流时,发射极电流中( )的比例增大,使注入效率下降。 34、发射区重掺杂效应是指当发射区掺杂浓度太高时,不但不能提高( ),反而会使其( )。造成发射区重掺杂效应的原因是( )和( )。 35、在异质结双极晶体管中,发射区的禁带宽度( )于基区的禁带宽度,从而使异质结双极晶体管的( )大于同质结双极晶体管的。 36、当晶体管处于放大区时,理想情况下集电极电流随集电结反偏的增加而( )。但实际情况下集电极电流随集电结反偏增加而( ),这称为( )效应。 37、当集电结反偏增加时,集电结耗尽区宽度会( ),使基区宽度( ),从而使集电极电流( ),这就是基区宽度调变效应(即厄尔利效应)。 38、IES是指( )结短路、( )结反偏时的( )极电流。 39、ICS是指( )结短路、( )结反偏时的( )极电流。 41、ICBO是指( )极开路、( )结反偏时的( )极电流。 41、ICEO是指( )极开路、( )结反偏时的( )极电流。 42、IEBO是指( )极开路、( )结反偏时的( )极电流。 43、BVCBO是指( )极开路、( )结反偏,当( )时的VCB。 44、BVCEO是指( )极开路、( )结反偏,当( )时的VCE。 45、BVEBO是指( )极开路、( )结反偏,当( )时的VEB。 46、基区穿通是指当集电结反向电压增加到使耗尽区将( )全部占据时,集电极电流急剧增大的现象。防止基区穿通的措施是( )基区宽度、( )基区掺杂浓度。 47、比较各击穿电压的大小时可知,BVCBO( )BVCEO ,BVCBO( )BVEBO。 5

48、要降低基极电阻bbr,应当( )基区掺杂浓度,( )基区宽度。 49、无源基区重掺杂的目的是( )。 50、发射极增量电阻re的表达式是( )。室温下当发射极电流为1mA时,re =( )。 51、随着信号频率的提高,晶体管的、的幅度会( ),相角会( )。 52、在高频下,基区渡越时间b对晶体管有三个作用,它们是:( )、( )和( )。 53、基区渡越时间b是指( )。当基区宽度加倍时,基区渡越时间增大到原来的( )倍。 54、晶体管的共基极电流放大系数随频率的( )而下降。当晶体管的下降到( )时的频率,称为的截止频率,记为( )。 55、晶体管的共发射极电流放大系数随频率的( )而下降。当晶体管的下降

到021时的频率,称为的( ),记为( )。 56、当ff时,频率每加倍,晶体管的降到原来的( );最大功率增益pmaxK降到原来的( )。 57、当( )降到1时的频率称为特征频率Tf。当( )降到1时的频率称为最高振荡频率Mf。 58、当降到( )时的频率称为特征频率Tf。当pmaxK降到( )时的频率称为最高振荡频率Mf。 59、晶体管的高频优值M是( )与( )的乘积。 60、晶体管在高频小信号应用时与直流应用时相比,要多考虑三个电容的作用,它们是( )电容、( )电容和( )电容。 6

61、对于频率不是特别高的一般高频管,ec中以( )为主,这时提高特征频率Tf的主要措施是( )。 62、为了提高晶体管的最高振荡频率Mf ,应当使特征频率Tf( ),基极电阻bbr( ),集电结势垒电容TCC( )。 63、对高频晶体管结构上的基本要求是:( )、( )、( )和( )。 64、N沟道MOSFET的衬底是( )型半导体,源区和漏区是( )型半导体,沟道中的载流子是( )。 65、P沟道MOSFET的衬底是( )型半导体,源区和漏区是( )型半导体,沟道中的载流子是( )。 66、当GSTVV时,栅下的硅表面发生( ),形成连通( )区和( )区的导电沟道,在DSV的作用下产生漏极电流。 67、N沟道MOSFET中,GSV越大,则沟道中的电子就越( ),沟道电阻就越( ),漏极电流就越( )。 68、在N沟道MOSFET中,T0V的称为增强型,当GS0V时MOSFET处于( )状态;T0V的称为耗尽型,当GS0V时MOSFET处于( )状态。 69、由于栅氧化层中通常带( )电荷,所以( )型区比( )型区更容易发生反型。 70、要提高N沟道MOSFET的阈电压VT ,应使衬底掺杂浓度NA( ),使栅氧化层厚度Tox( )。 71、N沟道MOSFET饱和漏源电压DsatV的表达式是( )。当DSDsatVV时,MOSFET进入( )区,漏极电流随DSV的增加而( )。 72、由于电子的迁移率n比空穴的迁移率p( ),所以在其它条件相同时,( )沟道

相关文档
最新文档