FPGA的设计开发流程主要包括四个步骤设计输入
FPGA的EDA软件设计流程
对于初学者而言,FPGA的设计流程是否显的"又臭又长"呢?呵呵,如果真的有这样的感觉,没有关系,下面我就通过对软件的使用来了解FPGA的设计流程。
1)使用synplify pro对硬件描述语言编译并生成netlist综合前要注意对器件的选择，方法是在project－>implementation option中对要下载的器件和网表的生成情况进行选择。
综合后的网表有两种：RTL级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误和不合理的地方，另外还可以对关键路径的delay和slack进行分析。
使用synplify pro要先新建工程，注意修改工作目录，然后添加所要编译的文件，要注意top文件要最后一个添加，这样才可以保证生成的文件是以top文件来命名的2)使用modelsim进行功能仿真导入源程序和testbench进行仿真，并保存波形文件（.wlf）3)使用quartusⅡ根据netlist进行布线，并进行时序分析在使用quartusⅡ前要做一些必要的设置，在assignments－>eda tools setting中的simulation中选择modelsim，并选择选项run this tools automatically after compilation。
如果没有提前做这些设置，可以quartus做完编译布线后，做同样的设置，然后运行EDA netlist writer和eda simulation tool在使用synplify pro得到满意的netlist后，可以在synplify pro中通过option－> quartusⅡ直接调用quartusⅡ，quartusⅡ对synplify pro生成的.vqm文件进行编译，布线。
然后根据设计要求进行时序分析和引脚调整。
4)使用modelsim进行布线后仿真由于quartusⅡ提前做了设置，因此在编译布线完成后，会在工作目录下生成modelsim仿真所需要的文件和库（modelsim_work），在modelsim中将产生的文件和库所在的文件夹设置为当前目录，modelsim_work库会自动导入，新建工程会提示所使用的modelsim.ini文件，应使用quartus生成的，然后导入文件（包括testbench），进行编译，仿真的时候在library中添加modelsim_work库，在sdf选项中可以添加quartus生成的延迟信息文件.sdo，注意作用域的选择，如果testbench中调用被测试模块的语句是send3a tb，那么作用域应该写tb，在option选择中可以选择是否看代码覆盖率。
fpga期末复习题(答案)知识点题型
一、填空题：1、 FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。
2、 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。
3、大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过可编程乘积项逻辑实现其逻辑功能。
基于SRAM的FPGA器件，每次上电后必须进行一次配置。
FPGA内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。
4、目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：Altera，Xilinx。
5、硬件描述语言(HDL)是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多，如VHDL、Verilog HDL、AHDL6、 WHEN_ELSE条件信号赋值语句和 IF_ELSE顺序语句的异同：* WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。
* IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中7、可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。
原理图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑函数。
硬件描述语言的突出优点是：* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；* 具有很强逻辑描述和仿真功能，而且输入效率高，在不同设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉。
8、用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。
*所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。
FPGA验证(介绍FPGA设计流程,STA,后仿真)
验证，顾名思义就是通过仿真、时序分析、上板调试等手段检验设计正确性的过程，在FPGA/IC 开发流程中，验证主要包括功能验证和时序验证两个部分。
为了了解验证的重要性，我们先来回顾一下FPGA开发的整个流程。
FPGA开发流程和IC的开发流程相似，主要分为以下几个部分：1)设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来；2)功能验证，也就是前仿真，利用Modelsim、VCS等仿真工具对设计进行仿真，检验设计的功能是否正确；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的Active HDL VHDL/Verilog HDL等。
仿真过程能及时发现设计中的错误，加快了设计进度，提高了设计的可靠性。
3)综合，综合优化是把HDL语言翻译成最基本的与或非门的连接关系(网表)，并根据要求(约束条件)优化所生成的门级逻辑连接，输出edf和edn等文件，导给CPLD/FPGA厂家的软件进行实现和布局布线。
常用的专业综合优化工具有Synplicity公司的synplify/Synplify Pro、Amplify等综合工具，Synopsys公司的FPGA Compiler II综合工具(Synopsys公司将停止发展FPGA Express软件，而转到FPGA Compiler II平台)，Exemplar Logic公司出品的LeonardoSpectrum等综合工具。
另外FPGA/CPLD厂商的集成开发环境也带有一些综合工具，如Xilinx ISE中的XST等。
4)布局布线，综合的结果只是通用的门级网表，只是一些门与或非的逻辑关系，与芯片实际的配置情况还有差距。
此时应该使用FPGA/CPLD厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。
FPGA设计流程与规范
FPGA设计流程与规范前言在大规模的逻辑设计过程中，按照标准的设计流程和代码规范来进行FPGA、CPLD的开发是很重要的，它能够使整个开发过程实现合理性、一致性、高效性。
对于一个不规范的设计程序，若隔了比较长的时间来进行调试或修改的话，估计很多信号和模块的功能都忘了，若做了一半时需要由别的工程师来接着做的话，估计也得重头开始整个设计了。
而且，一个不规范的设计也无法实现代码的可重用性。
因此，FPGA设计流程和代码的规范化是很重要的，鉴于此原因笔者编写了本文档，以供FPGA设计参考用。
同时，本文档还对FPGA开发过程中的一些常用技巧和需要注意的问题进行了阐述。
目录前言 (1)1. 基于HDL的FPGA设计流程概述 (1)1.1 设计流程图 (1)1.2 关键步骤的实现 (2)1.2.1 功能仿真 (2)1.2.2 逻辑综合 (2)1.2.3 前仿真 (3)1.2.4 布局布线 (3)1.2.5 后仿真（时序仿真） (4)3. 逻辑仿真 (4)3.1 测试程序（test bench） (4)3.2 使用预编译库 (5)4. 逻辑综合 (5)4.1 逻辑综合的一些原则 (6)4.1.1 关于逻辑综合 (6)4.1.2 大规模设计的综合 (6)4.1.3 必须重视工具产生的警告信息 (6)4.2 调用模块的黑盒子方法 (6)5. VHDL语言编写规范 (7)5.1 VHDL编码风格 (7)5.1.1 标识符命名习惯 (7)5.1.2 数据对象和类型 (8)5.1.3 信号和变量 (9)5.1.4 实体和结构体 (10)5.1.5 语句 (11)5.1.6 运算符 (14)5.1.7 函数(Function) (14)5.1.8 过程(Procedure) (14)5.1.9 类属(generics) (15)5.1.10 程序包(Package) (15)5.1.11 有限状态机(FSM) (15)5.1.12 注释(comments) (16)5.2 代码的模块划分 (16)5.3 代码编写中容易出现的问题 (16)5.3.1 资源共享问题 (16)5.3.2 组合逻辑描述的多种方式 (17)5.3.3 考虑综合的执行时间 (17)5.3.4 避免使用Latch (17)5.3.5 内部三态总线结构 (18)6. VERILOG语言编写规范 (19)6.1 Verilog编码风格 (19)6.1.1 命名规则 (19)6.1.2 Modules (20)6.1.3 Net and Register (21)6.1.4 Expressions (21)6.1.5 IF语句 (21)6.1.6 CASE语句 (22)6.1.7 Writing Functions (22)6.1.8 Assignment (23)6.1.9 Combinatorial VS Sequential Logic (23)6.1.10 Macros (24)6.1.11 Comments (24)6.2 代码编写中容易出现的问题 (24)7. 同步数字电路设计技术 (27)7.1 设计的可靠性 (27)7.2 时序分析基础 (27)7.3 同步电路设计 (28)7.3.1 同步电路的优越性 (28)7.3.2 同步电路设计规则 (29)7.3.3 异步设计中常见问题及解决办法 (29)7.3.4 不建议使用的电路 (37)7.4 置位和复位信号处理 (38)7.5 时延电路处理 (38)7.6 全局信号处理 (38)7.7 时序设计的可靠性保障措施 (40)8. 基于VHDL的FPGA设计指导 (41)8.1 VHDL代码风格 (41)8.2 常见问题 (41)8.2.1 不可综合的代码 (41)8.2.2 采用std_logic以外的数据类型 (41)8.2.3 错误使用inout (42)8.2.4 产生不必要的Latch (42)8.2.5 同一个信号在两个或两个以上的process中赋值 (43)8.2.6 错误的使用变量或信号 (43)8.2.7 合理使用内部RAM (45)8.2.8 三态电路设计 (45)8.2.9 异步复位电路设计 (46)8.2.10 时钟电路设计 (47)8.3 设计技巧 (48)8.3.1 合理设计加法电路 (48)8.3.2 巧妙处理比较器 (50)8.3.3 选择IF语句和CASE语句 (50)8.3.4 减少关键路径的逻辑级数 (50)8.3.5 考虑资源共享 (50)8.3.6 流水结构(Pipelining) (53)8.3.7 组合逻辑和时序逻辑分离 (54)8.3.8 利用电路等价性“分配”延时 (54)8.3.9 复制电路,减少扇出,提高速度 (54)8.3.10 状态机编码及设计技巧 (54)8.4 与工艺相关的设计技巧(以Xilinx为例) (56)8.4.1 高效利用IOB (56)8.4.2 存储器的使用 (57)8.4.3 ................................................................................................... 错误!未定义书签。
EDA试卷及答案2
IF; 16 - 17 - 18 IS
END END PROCESS; OUTLED : PROCESS(TMP) BEGIN CASE TMP WHEN "0000" => LED7S -WHEN "0001" => LED7S -WHEN "0010" => LED7S -WHEN "0011" => LED7S -WHEN "0100" => LED7S -WHEN "0101" => LED7S -WHEN "0110" => LED7S -WHEN "0111" => LED7S -WHEN "1000" => LED7S -WHEN "1001" => LED7S -END CASE; <= 20 <= 21 <= 22 <= 23 <= 24 <= 25 <= 26 <= 27 <= 28 <= 29 -- 19
C. 器件外部特性与内部功能 D. 器件的综合约束 7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即 面积优化），以及提高运行速度（即速度优化）；下列方法中 ________不属于面积优化。 A. 流水线设计 B. 资源共享 C. 逻辑优化 D. 串行化 8. 进程中的信号赋值语句，其信号更新是_________。 A. 立即完成 B. 在进程的最后完成 C. 按顺序完成 D. 都不对 9. 不完整的IF语句，其综合结果可实现________。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 10. 状态机编码方式中，其中_________占用触发器较多，但其 简单的编码方式可减少状态译码组合逻辑资源，且易于控制非 法状态。 A. 一位热码编码 B. 顺序编码 C. 状态位直接输出型编码 D. 格雷码编码
FPGA的三种EDA工具解析(doc 6页)
FPGA的三种EDA工具解析(doc 6页)多种EDA工具的FPGA协同设计前言FPGA在电子市场上占有举足轻重的地位。
现在的问题是：现在市场在FPGA开发方面的EDA工具令人眼花缭乱，各自侧重点不同，性能也不一样，我们应该如何选择？为了加速FPGA的开发，选择并协调好各种EDA工具显得非常重要，本文将探讨上述问题并给出一种解决方案。
本文以Altera公司的FPGA为目标器件，通过开发实例介绍FPGA开发的完整的流程及开发过程中使用到的开发工具，包括QuartusII、FPGA CompilerII、Modelsim，并重点解说如何使用这三个工具进行协同设计。
二、FPGA的开发流程及实例FPGA的开发分为设计输入、功能仿真、设计综合、前仿真、布局布线、时序仿真、时序分析和编程下载几个步骤。
设计流程如图1所示。
我们的开发实例是“带顺序选择和奇偶检验的串并数据转换接口”。
接口电路可以实现数据的串并转换，并根据控制信号确定输出的并行数据的顺序，以及输出奇偶检验位。
开发实例是用来说明FPGA的开发流程和各种EDA工具的协同设计，因此这里的描述重点并在设计本身。
开发实例使用的目标器件是Altera公司FLEX10KE系列的单击Project菜单下的“Timing Settings...”选项，可以方便地完成时间参数的设定。
Quartus II软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的Timing Analyses文件夹中显示。
其中我们可以得到最高频率fmax、输入寄存器的建立时间tsu、输出寄存器时钟到输出的延迟tco和输入保持时间th等时间参数的详细报告，从中可以清楚地判定是否达到系统的时序要求。
本设计实例电路的fmax可达到192.31MHz。
（4）设计仿真Quartus II软件允许设计者使用基于文本的向量文件（.vec）作为仿真器的激励，也可以在Quartus II软件的波形编辑器中产生向量波形文件（.vwf）作为仿真器的激励。
EDA简答题
一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
EDA技术的发展趋势1 可编程器件的发展趋势：向高密度大规模的方向发展，向系统内可重构的方向发展，向低电压低功耗的方向发展，向混合可编程技术方向发展；硬件描述语句可在3个层次上进行电路描述（由高到低）：行为级，RTL级和门电路级2.设计单元的基本构造•一个设计单元都是由实体说明和构造体两部分组成。
•实体的功能是对这个设计单元与外部电路进行接口描叙。
实体是设计单元的表层，实体说明部分规定了设计单元的输入输出接口信号或引脚，它是设计单元对外的一个通信界面。
•结构体定义了设计单元的具体构造和操作（行为）。
•每个实体可以有多个结构体，不同的结构体对应着实体不同的结构和算法实现方案，其间的各结构体的地位是相等的。
3.实体说明（ENTITY）•实体象一个“黑盒子”•体描叙黑盒子的I/O。
–以“ENTITY实体名IS”开始–至“END 实体名”结束4.（1）端口说明－－PORTS•端口说明是基本设计实体（单元）与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入输出方向的描述。
fpga加载流程
fpga加载流程
FPGA（现场可编程门阵列）的加载流程通常涉及以下步骤：
1. 硬件选择和配置：首先，选择一个适合你需求的FPGA板。
确定其支持的FPGA型号、I/O接口和其他特定功能。
2. 开发环境安装：安装适合所选FPGA板的开发环境（IDE）。
这通常包括用于编写、编译和调试FPGA设计的软件。
3. 设计输入：使用硬件描述语言（如VHDL或Verilog）或高级综合工具（HLS）编写FPGA设计。
4. 编译与综合：使用开发环境中的编译器将设计转换为FPGA可以理解的形式。
这个过程会检查设计的正确性并优化它以适应目标FPGA的资源。
5. 布局与布线：编译器将综合后的设计映射到FPGA的逻辑块、查找表（LUTs）和布线资源上。
6. 生成配置位流文件：编译器根据布局和布线结果生成一个位流文件，该文件包含了配置FPGA所需的所有数据。
7. 下载/配置FPGA：使用专用的下载电缆和工具将位流文件下载到FPGA。
这通常涉及将文件传输到板上的非易失存储器，然后在上电时自动加载。
8. 硬件调试：使用逻辑分析仪、JTAG接口或其他调试工具，验证FPGA硬件的实际运行是否符合预期。
9. 软件集成：如果FPGA设计涉及到微控制器或其他处理器，还需要编写和集成软件代码。
10. 系统集成与测试：将FPGA与其他电路和组件集成到系统中，并进行全面的测试以确保整个系统的正确性和性能。
11. 文档与维护：整理所有设计、测试和配置文档，以便未来的维护和升级。
这个流程可能会根据具体的FPGA板、开发环境和项目需求有所不同。
FPGA设计实现及开发环境搭建
FPGA设计实现及开发环境搭建FPGA（Field-Programmable Gate Array）技术近年来得到广泛应用，并逐渐成为了数字电路领域的主流设计工具。
与ASICs （Application-Specific Integrated Circuits）相比，FPGA设计制作周期短、性价比高、可编程性强，同时还具有较高的功耗优化能力，适用于从嵌入式系统到高端网络设备等众多应用场景。
本文将重点介绍FPGA的设计实现和开发环境搭建，并介绍一些实用的工具和技巧。
一、FPGA的设计实现FPGA设计实现的核心是Verilog HDL（Hardware Definition Language）语言。
Verilog HDL是一种模块化的硬件描述语言，用于描述数字电路系统的结构和行为，是FPGA设计的必备语言。
FPGA设计的基本流程如下：1. 需求分析：定义设计的目标、功能和性能指标，开展项目管理和规划。
2. 设计框架：确定设计的模块化结构，包括模块名称、输入输出接口和实现内容。
3. 编写Verilog代码：根据设计框架编写Verilog HDL代码，实现各个模块的功能。
4. 仿真验证：在设计前进行仿真验证，确保Verilog代码的功能正确。
5. 综合与布局布线：将Verilog代码转换成FPGA硬件级的逻辑电路电路，并在实际的FPGA芯片上布局和布线，使之成为一个完整的可编程硬件电路。
6. 下载测试：将FPGA芯片上的电路下载到开发板中，进行测试和验证。
在整个设计实现的过程中，Verilog HDL语言的应用至关重要。
在编写Verilog代码时，要注意代码结构清晰、代码规范、功能模块封装、Verilog语言特性的灵活运用、注释等方面。
二、FPGA的开发环境搭建FPGA电路设计的开发环境包括硬件和软件两部分。
1. 硬件环境搭建硬件环境搭建包括电脑、开发板、下载线和软件等。
电脑：建议使用实测性能较强、内存较大、集成显卡的PC机或笔记本电脑。
FPGA设计基础
FPGA设计基础 2009-10-16 00:07一、设计概念1．设计入口Quartus II支持原理图和HDL语言的输入。
原理图更适合简单的设计，HDL语言适合复杂的设计。
但要注意，如果想使用第三方的综合工具，就必须用HDL语言。
Quartus II软件的文本编辑器，可以插入很多语言相关的模板，这个功能不错。
选择综合工具：Altera支持很多第三方的综合工具，个人比较喜欢用SynplifyPro。
这些工具生成.edf或者.vqm文件，然后QuartusII再进行布局布线。
SOPC生成：Altera的SOPC功能很强大。
IP：Altera和第三方合作伙伴提供了很多的IP，可以让设计变得更快捷。
特别是Altera 提供的，可以直接试用。
对于一些FPGA内部的资源模块，通常既可以直接调用Quartus II 的ip核，也可以用HDL语言来描述，比如RAM资源。
宏功能（Megafunction）：ALtera封装了很多资源和模块，用Megafunction的形式给用户调用，只用设置一些参数，就可以正常使用这些模块了。
2．设计建议1)同步设计：setup time和hold time的充分保证，能减少毛刺等的干扰。
使用Cyclone III I/O的输入寄存器（注意，不是普通的LE），这样芯片的输入信号能更好的滤除毛刺。
需要设置”Fast Input Rgedister”，来使用该寄存器。
FPGA内部路径的延迟是不确定的，会在设计中因为每次布局布线不同而改变，会在使用中因为温度，电压等因素改变，还会因为工艺的差异而改变。
为了增加设计的稳定性，尽量提高时序分析时路径的余量。
虽然时序分析已经是按芯片在最差状况下的时序特性来分析，但多留一点余量还是有好处。
2)时钟：时钟在同步设计中是非常重要的。
(a)时钟当然得用专用时钟引脚输入，用普通I/O会导致更严重的时钟偏移。
高时钟偏移会导致hold time违规。
时钟在芯片内部会使用全局时钟网络，全局异步复位信号也可以使用全局时钟网络。
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FPGA的设计开发流程主要包括四个步骤设计输入
FPGA的设计开发流程主要包括四个步骤：设计输入（Design Entry）、逻辑综合（Logic Synthesis）、布局布线（Place and Route）和配置生成（Configuration Generation）。
下面将详细介绍每个步骤。
1.系统级设计：在此阶段，设计工程师需要定义系统的功能需求和性
能要求，确定设计的输入输出接口，以及设计中需要使用的外设和IP核。
2.架构设计：在此阶段，设计工程师需要将系统级设计转化为硬件描
述语言（HDL）的形式。
设计工程师需要使用HDL来描述系统的功能和行为，并将其分解为模块化的子系统。
3.模块级设计：在此阶段，设计工程师需要进一步细化模块的功能和
行为，并将其转化为HDL的形式。
设计工程师需要定义每个模块的输入输
出接口，并编写相应的HDL代码。
逻辑综合（Logic Synthesis）是将HDL代码转化为逻辑电路网表（logic circuit netlist）的过程。
逻辑综合工具会根据设计工程师的
代码描述，将其转化为逻辑门级的电路。
在逻辑综合过程中，设计工程师
可以进行优化和约束设置，以达到设计的性能和资源利用率要求。
布局布线（Place and Route）是将逻辑电路网表映射到FPGA芯片上
的过程。
在布局布线过程中，设计工程师需要将逻辑电路网表中的逻辑元
件（如逻辑门、寄存器等）放置到FPGA芯片的可用资源上，并通过信号
线将它们连接起来。
布局布线工具会根据设计工程师的约束和优化目标，
自动进行布局和布线的优化。
配置生成（Configuration Generation）是将布局布线后的电路转化
为FPGA可执行的配置文件的过程。
配置文件包含了将电路映射到FPGA芯
片上的信息，以及FPGA芯片的配置信息。
设计工程师可以使用配置生成工具将布局布线完成的电路转化为配置文件，并将其加载到FPGA芯片中进行验证和测试。
总结起来，FPGA的设计开发流程主要包括设计输入、逻辑综合、布局布线和配置生成四个步骤。
每个步骤都起着不可或缺的作用，设计工程师需要仔细分析和优化每个步骤，以确保最终的FPGA设计能够达到性能和资源利用率要求。