全数字锁相环的VHDL设计【开题报告】

开题报告

专业：电子信息工程

全数字锁相环的VHDL设计

一、综述本课题国内外研究动态，说明选题的依据和意义

锁相技术是一种实现相位自动控制的方法，是专门研究相位的技术。利用锁相技

术得到的锁相环PLL是一个闭环的相位自动控制系统，它的输出信号能够自动跟踪输

入信号的相位变化，也可以将之称为一个相位自动跟踪系统，它能够自动跟踪两个信

号的相位差，并且靠反馈控制达到自动调节输出信号相位的目的。

锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的

研究主要停留在理论方面，高性能锁相环的产品基本基本依赖进口。而在国外，锁相

环技术则在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用CMOS工艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式IP 核应用在大的数字系统中。随着ASIC芯片电源电压下降，使得电源电压与核心薄氧化器件的阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设

计变得非常困难。因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。

目前国外的锁相环产品大多采用3.3V电源电压的CMOS工艺，工作频率可从100MHz一直达到2.4GHz，输出噪声（周期到周期）在几十皮秒左右。

VHDL语言的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。其是一种行为描述语言, 其编程结构类似于计算机中的C 语言, 在描述复杂逻辑设计时, 非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。基于VHDL 语言的数字锁相环设计，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。该方法可以在不修改

硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同用户的需要。因

为VHDL 语言的功能强大，优点突出，因此VHDL 语言自从被定为IEEE 标准后，在各EDA 系统中迅速出现，成为十分流行的硬件描述工具。

二、研究的基本内容，拟解决的主要问题：

基本内容：1、理解数字锁相环的工作原理和主要性能指标。

2、掌握数字电子技术和EDA设计方法（包括CPLD芯片结构、VHDL编程等）。

3、完成数字锁相环各模块的VHDL设计，并用软件进行仿真测试。

设计难点（主要问题）：

（1）对数字锁相环的工作原理和主要性能指标的自学到深入理解，只对模拟锁相环有一定了解，对数字锁相环的了解不够，需深入学习。

（2）CPLD芯片结构、VHDL编程的学习，因为没接触过，所以需要从头开始学，需要

花大量的时间和精力。

（3）由于所设计的需完成软件仿真，所以还需要对仿真软件MAX+plus II进行学习。

三、研究步骤、方法及措施：

全数字锁相环结构框图如图1 所示, 主要由数字鉴相器、数字环路滤波器和数控振荡器3部分组成。

图1

（1）鉴相器的设计，通常采用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或JK 触发器组成的鉴相器等，设计中采用异或门鉴相器。异或门鉴相器用于比较输入信号

和输出信号之间的相位差，并输出误差信号，将其作为计数的方向信号输入给下一

级。

（2）数字环路滤波器，数字环路滤波器是由变模可逆计数器构成的。变模可逆计数器的设计由VHDL 完成。

（3）数控振荡器的设计，数控振荡器由加/ 减脉冲控制器、除N 计数器及除H计数器组成的。该电路也可用D 触发器、JK 触发器和与门、或门等电路组成进行设计。

（4）结合仿真软件进行整合调试。

四、参考文献

[1] 张肃文.高频电子线路[M].北京:高等教育出版社,2000.

[2] 董介春.李万玉，基于VHDL 语言的数字锁相环的设计与实现[J ].青岛大学学报，

2004，19(2):84-88.

[3] 侯伯亨.VHDL硬件描述语言与数字逻辑电路设计[M].西电出版社，2002.

[4] 倪虹霞，杨信昌.基于VHDL 的全数字锁相环的设计[J].长春工程学院学报(自然科

学版) 2005,6(3):53-56.

[5] 胡华春.数字锁相环路原理与应用[M].上海科技出版社,1990.

[6] (美)贝斯特.锁相环[M].清华大学出版社，2007.

[7] 王道宪.VHDL电路设计技术[M].北京：国防工业出版社，2004.

五、研究工作进度：

(1) 了解频率发生器的常规设计方法，理解数字锁相环的工作原理和主要指标，确定设计方案，上交《文献综述》、《开题报告》等资料。（11月15日-12月15日)

(2) 掌握数字电子技术和EDA设计方法（包括CPLD结构、VHDL编程等）。（12月16日-3月10日）

(3) 完成数字锁相环各模块的VHDL设计,并用软件进行仿真测试。（3月11日-5月14日）

(4) 整理和打印论文。（5月15日-5月31日）