Encounter_数字版图设计流程

28 后仿真 ........................................................................................................................................... 35 版图体会 ............................................................................................................................................... 36
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2.2 根据设计自己准备的文件
需要自己准备的和设计相关的文件是verilog网单， sdc时序文件，def电源pad声明文 件，io位置说明文件。 （1）DC综合后的网单文件（.v格式）。对于有PAD的情况，还需要在网单里面加入输入输 出的IO PAD，具体可查阅库中doc目录下的相关pdf文件，选择合适的输入输出pad。这里用 的是hejian工艺的P8A的IO PAD，顶层网单修改如下（原设计顶层module名是ram_top）: module tag_with_pads ( rst, clk, pie_data_in, ss_out, err); input rst, clk, pie_data_in; output ss_out, err; wire w_rst, w_clk, w_pie_data_in, w_ss_out, w_err;//link to core ram_top u_ram_top (.rst(w_rst), .clk(w_clk), .pie_data_in(w_pie_data_in), .ss_out(w_ss_out),.err(w_err)); P8A pad_rst ( .P(rst), .Y(w_rst), .A(1'b0), .ODEN(1'b0), .OCEN(1'b0), .PU(1'b1), .PD( 1'b0), .CEN(1'b1), .CSEN(1'b0) ); P8A pad_clk ( .P(clk), .Y(w_clk), .A(1'b0), .ODEN(1'b0), .OCEN(1'b0), .PU(1'b1), .PD( 1'b0), .CEN(1'b1), .CSEN(1'b0) ); P8A pad_pie_data_in ( .P(pie_data_in), .Y(w_pie_data_in), .A(1'b0), .ODEN(1'b0), .OCEN(1'b0), .PU(1'b1), .PD(1'b0), .CEN(1'b1), .CSEN(1'b0) ); P8A pad_ss_out ( .P(ss_out), .A(w_ss_out), .ODEN(1'b1), .OCEN(1'b1), .PU(1'b1), .PD(1'b0 ), .CEN(1'b1), .CSEN(1'b0) ); P8A pad_err ( .P(err), .A(w_err), .ODEN(1'b1), .OCEN(1'b1), .PU(1'b1), .PD(1'b0), .CE N(1'b1), .CSEN(1'b0) ); endmodule
基于 hejian18 工艺的 SOC Ecounter 数字版图设计流程
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UPDATED：2008－5－7
by：Zhu Qiuling
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1 目录
基于 hejian18 工艺的 SOC Ecounter 数字版图设计流程 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 目录 .............................................................................................................................................. 2 文件准备 ...................................................................................................................................... 3 运行软件 ...................................................................................................................................... 7 DESIGN_IMPORT ...................................................................................................................... 8 LOAD DEF 文件和 IO FILE 文件 ......................................................................................... 10 GLOBAL NET CONNECTION............................................................................................... 11 FLOORPLAN ............................................................................................................................ 12 ADD POWER RINGS .............................................................................................................. 13 ADD STRIPES .......................................................................................................................... 14 PLACEMENT BLOCKAGE .................................................................................................... 14 PLACEMENT............................................................................................................................ 15 SPECIAL ROUTE (SROUTE) ................................................................................................. 16 CREAT CLOCK TREE SPEC ................................................................................................. 17 CLOCK TREE SYNTHESIS.................................................................................................... 18 POST–CTS OPTIMIZATION .................................................................................................. 19 TRAIL ROUTING ..................................................................................................................... 20 NANO ROUTING ..................................................................................................................... 20 IO FILLING ............................................................................................................................... 21 ADD FILLING .......................................................................................................................... 22 POST – ROUTE OPTIMIZATION .......................................................................................... 23 生成 SDF 时序文件 .................................................................................................................. 23 VERIFY CONNECTIVITY...................................................................................................... 24 VERIFY GEOMETRY .............................................................................................................. 25 EXPORT FILES......................................................................................................................... 26 版图验证——导入 ICFB ......................................................................................................... 28 DRC ............................................................................................................................................ 30 LVS ............................................................................................................................................. 32
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2 文件准备
2.1 库文件的准备
对于 SOC Encounter 而言后端设计所需的数据主要有是 Foundry 厂提供的标准 单元和 I/O Pad 的库文件，它包括物理库、时序库，分别以.lef、.tlf（或者.lib，更 好）的形式给出，其中 I/O Pad 的相关库文件只有在做有 ad 的版图时才需要，否则不 需要。对于 hejian18 的工艺，版图设计所需要的库文件及其在 alpha 上的目录路径分 别如下： （1）Lef 文件： /data2/library/hjtc18_artisan_fb/SC/aci/sc-x/lef/hejian18_6lm.lef （标准单元 ） /data2/library/hjtc18_artisan_fb/IO/aci/io/lef/arti_HEJ018_io3v5v_6lm.lef （ IO 库） （2）时序库文件（timing libraries） Max timing libraries： /data2/library/hjtc18_artisan_fb/SC/aci/sc-x/synopsys/slow.lib /data2/library/hjtc18_artisan_fb/IO/aci/io/synopsys/arti_HEJ018io_syn_ss_1p 62_3p0_125C.lib Min timing libraries： /data2/library/hjtc18_artisan_fb/SC/aci/sc-x/synopsys/fast.lib /data2/library/hjtc18_artisan_fb/IO/aci/io/synopsys/arti_HEJ018io_syn_ff_1p 98_3p6_0C.lib 说明： （1） 这里的时序库文件用的是.lib 文件，如果没有.lib 文件，用.tlf 文件也可以，建议 用.lib 文件，信息比较全。 （2） 库的网表库（verilog 文件）这里不需要。只在后仿真的时候需要。