QuartusII工程文件的后缀含义 (1)
QuartusII教程(完整版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus简介
建立工程
Quartus II 软件将工程信息存储在 Quartus II 工程配置文件 (.quartus) 中。 它包含有关 Quartus II 工程的所有信息，包括设计文件、波形文件、 SignalTap® II 文件、内存初始化文件以及构成工程的编译器、仿真器和软件 构建设置。 可以使用 New Project Wizard （File 菜单）或 quartus_map 可 执行文件建立新工程。 使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及 指 定最高层设计实体的名称。 还可以指定要在工程中使用的设计文件、其它源 文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让 Quartus II 软件自动选择器件）。 建立工程后，可以使用 Settings 对话框（Assignments 菜单）的 Add/Remove 页 在工程中添加和删除设计和其它文件。 在执行 Quartus II Analysis & Synthesis 期间， Quartus II 软件将按 Add/Remove 页中显示的 顺序处理文件。
QuartusⅡ简介
QuartusⅡ是Altera公司提供的 FPGA/CPLD开发集成环境，Altera是世界 上最大可编程逻辑器件的供应商之一。 QuartusⅡ界面友好，使用便捷，被誉为业 界最易用易学的EDA软件。在QuartusⅡ上 可以完成设计输入、元件适配、时序仿真 和功能仿真、编程下载整个流程，它提供 了一种与结构无关的设计环境，是设计者 能方便地进行设计输入、快速处理和器件 编程。
PROTEL是PORTEL公司推出的电路行业的CAD 软件，它当之无愧地排在众多EDA软件的前面， 是电路设计者的首选软件。它较早在国内使用， 普及率也最高，有些高校的电路专业还专门开设 了课程来学习它。几乎所有的电路公司都要用到 它。早期的PROTEL主要作为印刷板自动布线工 具使用，运行在DOS环境，对硬件的要求很低， 在无硬盘286机的1M内存下就能运行。它的功能 较少，只有电原理图绘制与印刷板设计功能，印 刷板自动布线的布通率也低。
quartus使用说明
图 1-2-15 vwf 文件编辑界面
（2） 确定仿真时间和网格宽度 为设置满足要求的仿真时间区域，选择“Edit”菜单下的“End Time”项，指定仿真结
束时间。可通过“Edit”菜单下的“Grid Size”项指定网格宽度。例中将仿真结束时间设定 为 20us（图 1-2-16），网格宽度设定为 40ns（图 1-2-17）。（必须≥40ns）
3
图 1-2-7 新建原理图文件（.bdf 文件）
图 1-2-8 bdf 原理图文件编辑界面
步骤 4：原理图文件编辑 （1） 元器件放置 在图 1-2-8 原理图文件编辑界面空白处双击鼠标左键，弹出元件选择页面，如图 1-2-9
所示。图中“Libraries”处列出元件库目录，包括基本元件库、宏功能库和其它元件库。选 择其中任一库，如基本元件库，双击所需的元件即可将元件调入文件。也可在页面“Name” 处输入元件名，如 and3（三输入与门）、not（非门）、input（输入端口）等，并点击 OK。
合肥工业大学电气与自动化工程学院 EDA 与数字系统设计
一t91 文件夹中的 setup.exe，安装 quartus91 软件。 （安装路径 X:\altera\）
（2）安装破解器；（破解器和说明在 quart91 文件夹中） （3）安装 USB 下载驱动。（驱动在 X:\altera\quartus\drivers）
图 1-2-12a 将原理图文件保存并加入当前工程
图 1-2-12b 将原理图文件保存并加入当前工程后的界面
步骤 7：编译 Quartus II 的编译器可完成对设计项目的检错、逻辑综合、结构综合等功能。选择
“Processing”下的“Start Compilation”项，，即可启动编译。编译过程中“Processing”窗 口会显示相关信息，若发现问题，会以红色的错误标记条或深蓝色警告标记条加以提示。 Warning 一般不影响编译通过，error 则必须排除。双击错误条文，光标将定位于错误处。
Quartus II 使用方法(1)
QuartusII设计流程 4.1 QuartusII设计流程
3．编译前设置
3.1 FPGA目标芯片的选择。
Assignments -> Settings -> Category -> Device
因为在前面建立工程的时候已经选择，所以此步骤可忽略。
QuartusII设计流程 4.1 QuartusII设计流程
设计流程小结
编译（包括编译前设置）
时序仿真
锁定管脚
硬件相关
编程下载和调试
4.2 嵌入式逻辑分析仪
1．嵌入式逻辑分析仪
能随设计文件一起下载到目标芯片中，实现软件和硬件测试方法 软件和硬件测试方法结合； 软件和硬件测试方法 监控芯片内所有节点上的信息/总线上的数据流，但不影响硬件功能。
2．SignalTap II
图形法锁定引脚：Assignments -> Pins
目标器件的管脚图
4-24 图形方式引脚锁定对话框
注意：每次改变引脚，都要重新编译！
QuartusII设计流程 4.1 QuartusII设计流程
8．编程下载
1. 2. 3. 打开配置文件 (.sof) 设置编程器 下载并硬件测试
图4-25 选择编程下载文件
QuartusII设计流程 4.1 QuartusII设计流程
1．创建工程准备工作
1.1 建立一个存放project的文件夹（英文, 非数字）
KONXIN
图4-1 选择编辑文件
命名规则：反映功能，非中文，非数字。
QuartusII设计流程 4.1 QuartusII设计流程
1．创建工程准备工作
1.2 输入源程序，保存文件.
QuartusII设计流程 4.1 QuartusII设计流程
quartus II建立工程 verilog
参考资料：FPGA设计技巧与案例开发详解（第2版）
《FPGA设计技巧与案例开发详解（第2版）》是2015年12月电子工业出版社出版的图书，作者是 韩彬、于潇宇、张雷鸣。
内ห้องสมุดไป่ตู้介绍
FPGA初学者学习quartus II建立工程，使用verilog HDL。本例使用win7系统下安装的quartus II 13.0版本演示。
参考资料：实例讲解基于Quartus II的FPGA/CPLD数字系统设计快速入门
《实例讲解基于Quartus II的FPGA/CPLD数字系统设计快速入门》是2017年电子工业出版社出版 的图书，作者是赵艳华，温利，佟春明。
参考资料：基于Quartus II的FPGA/CPLD设计
《基于QuartusII的FPGA/CPLD设计》是2006年电子工业出版社出版的图书，作者是李洪伟。
参考资料：基于Verilog的FPGA设计基础
《基于Verilog的FPGA设计基础》是2006年西安电子科技大学出版社出版的图书，作者是杜慧敏、 李宥谋、赵全良。
参考资料：基于Verilog HDL的数字系统设计快速入门
《基于Verilog HDL的数字系统设计快速入门》是2016年电子工业出版社出版的图书，作者是高 敬鹏、武超群。
方法/步骤
进入工程，新建verilog文件，点击 “File”-->“New”-->"Verilog HDL File"-->"OK"
方法/步骤
在新建verilog HDL中输入设计文件 （硬件描述功能情况），完毕后，点 击保存（或ctrl+s），文件名为 “test.v”保存到自己需要的路径里， 选择“保存(S)”默认路径即可；
Quartus II
二、Quartus II 的设计流程 2.2 Quartus II 图形用户界面的基本设计流程； 图形用户界面的基本设计流程；
使用PowerPlay、Power Analyzer 执行功耗估算和分析。 执行功耗估算和分析Байду номын сангаас ⑼ 使用 、 使用Timing Analyzer 对设计进行时序分析。 对设计进行时序分析。 ⑽ 使用 使用Simulator 对设计进行时序仿真。 对设计进行时序仿真。 ⑾使用 可选）使用物理综合、时序逼近(Timing Closure) 布局图、LogicLock功 布局图、 ⑿ （可选）使用物理综合、时序逼近 功 进行时序改进， 能、Settings对话框 和 Assignment Editor 进行时序改进，实现时序逼 对话框 近。 使用Assembler 为设计建立编程文件。 为设计建立编程文件。 ⒀ 使用 使用编程文件Programmer 和 Altera 硬件对器件进行编程，或将编程文件 硬件对器件进行编程 对器件进行编程， ⒁使用编程文件 转换为其他文件格式以供嵌入式处理器等其他系统使用。 转换为其他文件格式以供嵌入式处理器等其他系统使用。 可选）使用SignalTap II Logic Analyzre、SignalProbe 功能 或 Chip ⒂ （可选）使用 、 Editor对设计进行调试。 对设计进行调试。 对设计进行调试 可选）使用Chip Editor 、Resource Property Editor 和 Change Manager ⒃ （可选）使用 进行工程更改管理。 进行工程更改管理。
使用New Project Wizard(File菜单 建立新工程，并指定目标器件或器件系 菜单)建立新工程 ⑴ 使用 菜单 建立新工程， 列； 使用Text Editor 建立 Verilog、VHDL 或 AHDL(Altera) 设计，用Block 设计， ⑵ 使用 、 Editor 建立原理图或示意图；示意图中可以包含代表其他设计文件的 建立原理图或示意图； 符号，还可以使用MegaWizard Plug – In Manager(Tools菜单 生成宏 菜单)生成宏 符号，还可以使用 菜单 功能模块和IP功能模块 功能模块。 功能模块和 功能模块。 可选）使用Assignment Editor、Settings对话框（ Assignment 菜单）、 对话框（ 菜单）、 ⑶（可选）使用 、 对话框 Floorplan Editor、LogicLock功能 指定初始设计约束条件。 、 功能 指定初始设计约束条件。 可选）使用SOPC Builder 或 DSP Builder 建立系统级设计。 建立系统级设计。 ⑷ （可选）使用 可选）使用Software Builder 为 Excalibur 器件处理器或 Nios嵌入式处 ⑸ （可选）使用 嵌入式处 理器建立软件和编程文件 建立软件和编程文件。 理器建立软件和编程文件。 综合设计。 ⑹ 使用 Analysis & Synthesis 综合设计。 可选）使用Simulator 和 Generate Functional Simulation Netlist 命令在 命令在 ⑺ （可选）使用 设计中仿真。 设计中仿真。 对设计执行布局布线。 ⑻ 使用 Fitter 对设计执行布局布线。
QuartusII简明教程(完整版)
目录 :Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1） 选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2） 输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3） 加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4） 选择设计器件，如图1.5所示。
图 1.5 选择器件（5） 选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6） 建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1） 选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2） 在图1.9的空白处双击，屏幕如图1.10所示：（3） 在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4） 重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5） 重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6） 在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
第四篇 Quartus II部分
10.2Quartus II介绍及应用10.2.1Quartus II软件介绍Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。
Altera是世界上最大可编程逻辑器件的供应商之一，Quartus II作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Quartus II设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具，界面友好，使用便捷，在Quartus II上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载等整个设计流程。
Quartus II开发系统的特点（1）开放的界面Quartus II具有开放性、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式（本书主要针对原理图输入的设计方法进行讲解），内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
（2）与结构无关Quartus II支持Altera公司的MAX3000A系列、MAX7000系列、MAX9000系列、ACEX 1K系列、APEX20K系列、APEX II系列、FLEX6000系列、FLEX10K系列，支持MAX7000/MAX3000等乘积项器件。
支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。
此外，Quartus II通过和DSP Builder工具与Matlab/Simulink 相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。
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Quartus II工程文件的后缀含义（上）
File Type Extension
AHDL Include File .inc
ATOM Netlist File .atm
Block Design File .bdf
Block Symbol File .bsf
BSDL file .bsd
Chain Description File
.cdf
Comma-Separated Value File .csv
Component Declaration File .cmp
Compressed Vector Waveform. File .cvwf
Conversion Setup File .cof
Cross-Reference File .xrf
database files .cdb,.hdb,.rdb,.tdb
DSP Block Region File .macr
EDIF Input File .edf,.edif,.edn
Global Clock File .gclk
Graphic Design File .gdf
HardCopy files .datasheet,.sdo,.tcl,.vo Hexadecimal (Intel-Format) File .hex
Hexadecimal (Intel-Format) Output File .hexout
HSPICE Simulation Deck File .sp
HTML-Format Report File .htm
I/O Pin State File .ips
IBIS Output File .ibs
In System Configuration File .isc
Jam Byte Code File .jbc
Jam File .jam
JTAG Indirect Configuration File .jic
Library Mapping File .lmf
License File license.dat
Logic Analyzer Interface File .lai
Memory Initialization File .mif
Memory Map File .map
PartMiner edaXML-Format File .xml
Pin-Out File .pin
placement constraints file .apc
Programmer Object File .pof
programming files .cdf,.cof
QMSG File .qmsg
Quartus II Archive File .qar
Quartus II Archive Log File .qarlog
Quartus User-Defined Device File .qud
Quartus II Default Settings File .qdf
Quartus II Exported Partition File .qxp
Quartus II Project File .qpf
Quartus II Settings File .qsf
Quartus II Workspace File .qws
RAM Initialization File .rif
Raw Binary File .rbf
Quartus II工程文件的后缀含义（下）
File Type Extension Raw Programming Data File .rpd
Routing Constraints File .rcf
Signal Activity File .saf SignalTap II File .stp
Simulator Channel File .scf
SRAM Object File .sof
Standard Delay Format Output File .sdo
Symbol File .sym
Synopsys Design Constraints File .sdc
Tab-Separated Value File .txt
Tabular Text File .ttf
Tcl Script. File .tcl
Text Design File .tdf
Text-Format Report File .rpt
Text-Format Timing Summary File .tan.summary Timing Analysis Output File .tao
Token File ted.tok
Vector File .vec
Vector Table Output File .tbl
vector source files .tbl,.vwf,.vec Vector Waveform. File .vwf
/1_0000/Quartus%20file%20types.mht%23_Verilog_Des ign_File Verilog Design File .v,.vh,.verilog,.v lg
Verilog Output File .vo
Verilog Quartus Mapping File .vqm
Verilog Test Bench File .vt
Value Change Dump File .vcd
version-compatible database files .atm,.hdbx,.rcf,.x
ml
VHDL Design File .vhd,.vhdl
VHDL Output File .vho
VHDL Test Bench File .vht
XML files .cof,.stp,.xml waveform. files .scf,.stp,.tbl,.ve
c,.vwf
上面这些文件可以分为五类：
1.编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。
2.编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）
3.编译结束后生成的报告文件（.rpt、.qsmg等）
4.根据个人使用习惯生成的界面配置文件（.qws等）
5.编程文件（.sof、.pof、.ttf等）
上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，反映了编译后的结果，可以视需要保留；第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保留。
在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。
但是第三类文件通常很少被反复使用。
所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的。
此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl 文件而不是.qsf文件。
.tcl文件与.qsf。