数字电子技术基础电子教案——第4章触发器
数字电子技术基础电子教案——第4章触发器
第4章触发器在数字系统中，除了广泛使用数字逻辑门部件输出信号。还常常需要记忆和保存这些数字二进制数码信息，这就要用到另一个数字逻辑部件：触发器。数字电路中，将能够存储一位二进制信息的逻辑电路称为触发器（flipflop）。它是构成时序逻辑电路的基本单元。
4.1触发器的电路结构及工作原理
4.1.1基本RS触发器基本RS触发器是构成各种功能触发器的最基本的单元，故称基本触发器。
1.电路结构和工作原理
(1)电路结构基本RS触发器是由两个与非门G、G交叉耦合构成的。其逻辑图和逻辑12符号如图
4.1所示。它与组合电路的根本区别在，电路中有反馈线。
(2)工作原理基本RS触发器特点如下。触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。在外加触发信号有效时，电路可以触发翻转，实现置0或置1。在稳定状态下两个输出端的状态必须是互补关系，即有约束条件。还可以用或非门的输入、输出端交叉耦合连接构成置0、置1触发器。其逻辑图和逻辑符号如图4.2所示。综上所述，基本RS触发器具有复位（Q=0）、置位（Q=1）、保持原状态3种功能，R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决触发器的结构。
4.1.2同步RS触发器在实际应用中，常需要用一个像时钟一样准确的
控制信号来控制同一电路中各个触发器的翻转时刻，这就要求再增加一个控制端。通常把控制端引入的信号称为时钟脉冲信号，简称为时钟信号，用CP（ClockPulse）表示。
1.同步RS触发器的电路结构和工作原理
(1)电路结构
(2)逻辑功能分析同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向，即转换为何种次态；CP控制状态转换的时刻，即何时发生转换。
2.触发器逻辑功能描述方法
(1)特性方程触发器次态Qn 1与输入状态R、S及现态Qn之间逻辑关系的最简逻辑表达式称为触发器的特性方程。
(2)驱动表所谓驱动是指已知某时刻触发器从现态Qn转换到次态Qn 1，应在输入端加上什么样的信号才能实现。驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。
(3)状态转换图状态转换图是描述触发器的状态转换关系及转换条件的图形，它表示出触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。它形象地表示了在CP控制下触发器状态转换的规律。同步RS触发器的状态转换图如图
4.7所示。
(4)时序波形图触发器的功能也可以用输入、输出波形图直观地表现出来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关系的工
作波形图叫时序图。同步RS触发器的时序图如图
4.8所示。画Q波形时要注意：a.Q初始状态没有给定时，可以预先假设。b.根据状态表、状态图或特性方程确定次态。c.时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。综上所述，描写触发器逻辑功能的方法主要有特性表、特性方程、驱动表、状态转换图和波形图（又称时序图）等5种。它们之间可以相互转换。
3.触发器初始状态的预置异步置位端和异步复位端,具有最高的优先级。如图
4.9所示。
4.D锁存器（双稳态锁存器）为了解决R、S之间有约束的问题，可将同步RS触发器接成D锁存器的形式。图
4.10D锁存器的逻辑图
5.同步触发器存在空翻的问题对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步触发器在一个时钟周期的整个高电平期间（CP=1），如果R、S端输入信号多次发生变化，可能引起输出端状态翻转两次或两次以上，时钟失去控制作用，这种现象称“空翻”现象，如图
4.11所示。图
4.11同步RS触发器的空翻波形要避免“空翻”现象，则要求在时钟脉冲作用期间，不允许输入信号（R、S）发生变化；另外，必须要求CP的脉宽不能太大，显然，这种要求是较为苛刻的。由同步触发器
存在空翻问题，限制了其在实际工作中的作用。为了克服该现象，对触发器电路作进一步改进，进而产生了主从型、边沿型等各类触发器。
4.1.3主从触发器和边沿触发器主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补。
1.主从JK触发器
(1)电路结构如图
4.12所示，从整体上看，该电路上下对称，它由上、下两级同步RS 触发器和一个非门组成。图
4.12主从JK触发器
(2)工作原理由此可见，触发器的状态转换分两步完成：CP=1期间接受输入信号，而状态的翻转只在CP下降沿发生，克服同步RS触发器空翻现象。
(3)逻辑功能分析基主从型JK触发器的结构，分析其逻辑功能时只需分析主触发器的功能即可。J=0,K=0时，触发器保持原态不变；J=0,K=1时，触发器置0；J=1,K=0时，触发器置1；J=1,K=1时，触发器翻转。
(4)主从JK触发器存在的问题一次变化现象如图
4.14所示，假设触发器的现态Qn=0，当J=0，K=0时，根据JK触发器的逻辑功能应维持原状态不变。但是，在CP=1期间若遇到外界干扰，使J由0变为了1，主触发器则被置成了1状态。当正脉冲干扰消失后，输入又回到J=K=0，此时主触发器维持已被置成的1状态。当CP 脉冲下降沿到来后，从触发器接收主触发器输出，状态变为1状态，
而不是维持原来的0状态不变。图
4.14主从JK触发器的一次翻转
2.边沿触发器边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。
(1)电路结构与工作原理图
4.15D触发器的逻辑图综上所述，该触发器是在CP上升沿前接受输入信号，上升沿时触发翻转，上升沿后输入即被封锁，即该触发器接受输入数据和改变输出状态均发生在CP的上升沿，因此称其为边沿触发方式。由其完成的是D型触发器的逻辑功能，因而称边沿触发的D触发器。
(2)逻辑功能描述=D触发器的特性方程为：Qn 1D，由它的新状态就是前一时该输入状态，故又称此触发器为数据触发器或延迟触发器。状态转换图如图
4.16所示。
4.2触发器的功能分类及相互转换
4.2.1触发器的功能分类从前几节的分析可以看出，触发器信号输入的方式不同（有单端输入的，也有双端输入的），触发器的状态随输入信号翻转的规律也不同，因此，它们的逻辑功能也不完全一样。
1.按照逻辑功能分类按照逻辑功能的不同特点，通常将时钟控制的触发器分为RS、JK、D、T4种类型。如果将JK触发器的J和K相连作为
T输入端就构成了T触发器，如图
4.18所示。图
4.18用JK触发器构成的T触发器
2.按照电路结构分类触发器按照电路结构不同，可以分为基本RS触发器、同步触发器、主从型触发器、边沿触发器等几种类型。触发器的电路结构不同，其触发翻转方式和工作特点也不相同。具有某种逻辑功能的触发器可以用不同的电路结构实现，同样，用某种电路结构形式也可以构造出不同逻辑功能的触发器。
4.2.2不同类型时钟触发器的相互转换触发器按功能分有RS、JK、D、T、T5种类型，但最常见的集成触发器是JK触发器和D触发器。T、T触发器没有集成产品，需要时，可用其他触发器转换成T或T触发器。JK触发器与D触发器之间的功能也是可以互相转换的。所谓逻辑功能的转换，就是将一种类型的触发器，通过外接一定的逻辑电路后转换成另一类型的触发器。触发器类型转换的示意图如图
4.19所示。图
4.19触发器类型转换示意图转换步骤为：写出已有触发器和待求触发器的特性方程。变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。比较已有触发器和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。根据转换逻辑画出逻辑电路图。1.从JK触发器转换成其他功能的触发器
(1)从JK型到D型的转换
(2)从JK型到T（T）型的转换
(3)从JK触发器到RS触发器转换图
4.20JK触发器转换成其他功能的触发器2.从D触发器转换成其他功能的触发器
(1)从D型到JK型的转换
(2)从D型到T型的转换
(3)从D型到T型的转换图
4.22D触发器转换成其他功能的触发器
第4章 触发器
第4章触发器 教学目标 ●熟悉基本触发器的组成和功能 ●掌握基本RS触发器、同步RS触发器、边沿D和JK触发器功能 ●熟练掌握各种不同逻辑功能触发器之间的相互转换 数字系统中除采用逻辑门外，还常用到另一类具有记忆功能的电路--触发器，它具有存储二进制信息的功能，是组成时序逻辑电路基本储存单元。每个触发器能够记忆一位二进制数“0”或“1”。 4.1概述 触发器是一种典型的具有双稳态暂时存储功能的器件。在各种复杂的数字电路中不但需要对二进制信号进行运算，还需要将这些信号和运算结果保存起来。为此需要使用具有记忆功能的基本逻辑单元。能存储1位二进制的基本单元电路称为触发器。 4.2基本RS触发器 4.2.1电路组成 基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。它由两个“与非”门或者“或非”门相互耦合连接而成，如图4.1所示，有两个输入端R和S；R为复位端，当R有效时，Q变为0，故称R为置“0”端；S为置位端，当S有效时，Q变为1，称S为置“1”端；还有两个互补输出端Q和Q。 （a）逻辑图（b）逻辑符号（c）逻辑符号 图4.1 基本RS触发器
4.2.2 功能分析 触发器有两个稳定状态。n Q 为触发器的原状态（初态），即触发信号输入前的状态；1 n Q +为触发器的现态（次态），即触发信号输入后的状态。 其功能用状态表、特征 方程式、逻辑符号图以及状态转换图、波形图描述。 1. 状态表 如图4.1（a ）可知: Q S Q n ⋅=+1 ，n n Q R Q ⋅=+1 从表4.1中可知：该触发器有置“0”、置“1”功能。R 与S 均为低电平有效，可使触发器的输出状态转换为相应的0或1。RS 触发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入低电平有效。当R 、S 均为低电平时有两种情况：当R=S=0，Q = Q =1，违犯了互补关系；当RS 由00同时变为11时，则Q （Q )输出不能确定。 表4.1 状态表 2. 特性方程 根据表4.1画出卡诺图如图4.2所示，化简得： n n RQ S Q +=+1 （4-1） 1=+S R （约束条件）
数字电子技术_触发器
数字电子技术_触发器 数字电子技术是一门研究使用数字信号发展、设计、分析和应用各种先进电子设备和系统的学科。其中，触发器是数字电路设计中的重要组成部分。触发器是一种在特定条件下改变其输出状态的双稳态多门数字电路。触发器可以存储单个比特的数据，并且能够与时钟信号同步，可以在特定时间点输入数据或改变输出状态。 触发器有许多应用，例如在计算机存储器、寄存器和计数器中，以及在嵌入式系统、通信系统和其它数字电子设备中都有广泛应用。本文将主要介绍常用的触发器种类、触发器的工作原理及其性能表现。 一、常见的触发器种类 1. RS触发器 RS触发器是最简单的触发器之一，它由两个输入端和两个输出端组成。其输入分别为R（reset）和S（set），输出分别为Q和Q’，其中Q’是Q的补码。当“S=0”和“R=0”时，触发器处于保持状态；而当“S=1”和“R=0”时，Q变为1；当“S=0”和“R=1”时，Q变为0；当“S=1”和“R=1”时，触发器处于不稳定状态，无法确定输出结果。 2. JK触发器
JK触发器也是常用触发器之一，它的结构类似于RS触发器。除“J”和“K”之外，它还有一个时钟输入。当时钟输入为上 升沿时，Q的输出状态会改变。如果“J=1”和“K=0”，则Q输出“1”；如果“J=0”和“K=1”，则Q输出“0”；如果“J=K=1”，则Q反转；如果“J=K=0”，则Q不改变。 3. D触发器 D触发器也是基于RS触发器的结构，只是将两个输入端“R”和“S”分别改为单独的输入“D”和时钟输入，以简化触发器的设 计和使用。当时钟输入为上升沿时，“D”所输入的数据被存储 在Q中。 4. T触发器 T触发器也是一种常用的触发器，它只有一个输入T和一 个时钟输入。当时钟输入为上升沿时，T触发器的输出将翻转。当T=0时，输出的状态不变，当T=1时，输出的状态翻转。 以上四种触发器是常见的触发器，它们都有自己的优缺点，可以根据实际情况选择设计和使用。 二、触发器的工作原理 触发器的工作原理可简单概括为输入端的变化会改变触发器的状态，而时钟输入会控制输出端的变化。不同的触发器工作原理有所不同，但都遵循这一基本规律。 1. RS触发器的工作原理 RS触发器的工作原理是：当“R=1”且“S=0”时，输出Q=0，Q’=1；当“S=1”且“R=0”时，输出Q=1，Q’=0；当R=S=1时，输
数字电子技术实验五 触发器及其应用(学生实验报告)
实验三触发器及其应用 1．实验目的 (1) 掌握基本RS、JK、D和T触发器的逻辑功能 (2) 掌握集成触发器的逻辑功能及使用方法 (3) 熟悉触发器之间相互转换的方法 2．实验设备与器件 (1) ＋5V直流电源(2) 双踪示波器 (3) 连续脉冲源(4) 单次脉冲源 (5) 逻辑电平开关(6) 逻辑电平显示器 (7) 74LS112（或CC4027）；74LS00（或CC4011）；74LS74（或CC4013） 3．实验原理 触发器具有 2 个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 (1) 基本RS触发器 图4-5-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置0 、置1 和保持三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S=R=1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生，表4-5-1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平电平触发有效。
图4-5-1 基本RS触发器 (2) JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图4-5-2所示。 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把 Q＝0、Q＝1的状态定为触发器 0 状态；而把Q＝1，Q＝0定为 1 状态。 图4-5-2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能如表4-5-2
《数字电子技术基础》第四章习题答案
第四章 集 成 触 发 器 4.1 R d S d Q Q 不定 4.2 （1 CP=1时如下表)(2) 特性方程Q n+1=D (3)该电路为锁存器（时钟型D 触发器）。CP=0时，不接收D 的数据；CP=1时，把数据锁存。(但该电路有空翻) 4.3 (1)、C=0时该电路属于组合电路；C=1时是时序电路。 (2)、C=0时Q=A B +; C=1时Q n+1=B Q BQ n n += (3)、输出Q 的波形如下图。 A B C Q 4.4 CP D Q 1Q 2 图4.5 4.5 D Q Q CP T 4.6 Q 1n 1+=1 Q 2n 1+=Q 2n Q n 13+=Q n 3 Q Q 4n 14 n +=
Q1CP Q2Q3 Q4 4.7 1、CP 作用下的输出Q 1 Q 2和Z 的波形如下图； 2、Z 对CP 三分频。 D Q Q CP Q1 D Q Q Q2 Z Rd CP Q1Q2 Z 1 4.8由Q D J Q KQ J Q KQ n 1n n n n +==+=⋅得D 触发器转换为J-K 触发器的逻辑图如下面的左图；而将J-K 触发器转换为D 触发器的逻辑图如下面的右图 CP D Q Q J K Q Q D Q Q J K CP 4.9 CP B C A 4.10 CP X Q1Q2Z 4.11 1、555定时器构成多谐振荡器 2、u c, u o 1, u o 2的波形
u c u o 1u o 2 t t t 1.67V 3.33V 3、u o 1的频率f 1= 1 074501316.. H z ⨯⨯≈ u o 2的频率f 2=158H z 4、如果在555定时器的第5脚接入4V 的电压源，则u o 1的频率变为 1 113001071501232.... H z ⨯⨯+⨯⨯≈ 4.12 图(a)是由555定时器构成的单稳态触发电路。 1、工作原理（略）； 2、暂稳态维持时间t w =1.1RC=10ms(C 改为1μF)； 3、u c 和u o 的波形如下图： u o u c t t t u i (ms) (ms)(ms)5 10 25 30 45 50 3.33V 4、若u i 的低电平维持时间为15m s ，要求暂稳态维持时间t w 不变，可加入微分电路 4.13由555定时器构成的施密特触发器如图(a)所示 1、电路的电压传输特性曲线如左下图； 2、u o 的波形如右下图； 3、为使电路能识别出u i 中的第二个尖峰，应降低555定时器5脚的电压至3V 左右。 4、在555定时器的7脚能得到与3脚一样的信号，只需在7脚与电源之间接一电阻。 4.14延迟时间t d =1.1×1×10=11s
《数字电子技术基础》2版习题答案 4章习题解答
4章课后习题解答R、SRS锁存器的状态变化波形。 [解]见图解4.1中Q 、Q的波形。 R、SRS锁存器输出Q的波形。 [解]见图解4.2中Q、Q的波形。 4.3 主从JK触发器电路结构如图题4.3.1(a)所示，设初态为0，CP、J、K和R的波形如图题4.3所示，试画出Q A、Q B的波形。 [解]Q A、Q B的波形。 4.4 图题4.4中各触发器的初始状态Q=0，试画出在触发脉冲CP作用下各触发器Q端的电压波形。 [解]见图解4.4中Q1~Q8的波形。 图题、解4.3 97
Q的波形〔忽略触发器的传输延迟时间〕。 [解]Q的波形。 4.6分别画出图题4.6 (a)、(b)中Q的波形〔忽略触发器的传输延迟时间，假定触发器的初始状态为0〕。 【解】Q的波形。 98
(a) (a) (b) 4.7 图题4.7所示为各种边沿触发器，CP、A和B的波形，试画出对应的Q的波形。〔假定触发器的初始状态为0〕。 【解】Q1、Q2、Q3、Q4的波形见图解4.7所示。 99
P的波形〔忽略触发器的传输延迟时间〕。 图 【解】P的波形见。 4.9 试分析图题4.9所示引入转换电路〔在虚线框内〕后，整个触发器电路的逻辑功能。 100
101 [解] 由于n n n Q K Q J Q +=+1,故具有JK 触发器的功能。 4.10 试用一个T 触发器及逻辑门实现一个D 触发器的功能。 【解】实现电路如图解4.10所示。 D 触发器及逻辑门实现一个T 触发器的功能。 【解】实现电路如图解4.11所示。 4.12 图题 4.12 (a)所示为由D 触发器构成的逻辑电路。图(b)为其输入信号波形，试画出输出Q 的波形。设触发器初态Q 为“0〞。 (a) (b) 图题4.12
数字电子技术实验报告4
实验成绩实验日期指导教师批阅日期 实验名称触发器及应用 1、实验目的 (1)掌握基本SR锁存器、D触发器、JK触发器的逻辑功能和状态变化特点。 (2)掌握基本SR锁存器、D触发器、JK触发器测试方法。 (3)掌握用D触发器、JK触发器构成分频器的方法。 (4)掌握不同逻辑功能触发器相互转换的方法。 2.实验原理 1、SR锁存器 两个与非冂构成。输入Sp Rp; 输出Q、Q'。Q、Q'互为反。 Sp——置1输入 Rp——置O输入 约束条件: Sp、Rp不能同时为0。 2、D触发器 D:数据输入; CP:脉冲输入。.输出Q、Q’。Q、Q’互为反。 特点:输出跟随输入 3、JK触发器 特点: J=0、K=0时，输出状态保持 J=0、K=1时，输出置0 ]=1、K=0时，输出置1 ]=1、K=1时，输出状态翻转 特性方程Q n+1=JQ n’+ K’Q n 4、T触发器 特点: T=0，输出状态保持 T=1,输出状态翻转 5、T’触发器 特点: 时钟脉冲每作用一-次，触发器翻转一次。 特性方程Q n+1=Q n’ 3、实验步骤 1.基本SR锁存器逻辑功能分析、测试 用一片74LS00，选择两个与非门连接构成基本SR锁存器，见图所示，按表的顺序在Sp、Rp 端加入信号观察并记录Q、Q端的状态，将结果记入表中，说明在各种输入状态下分别实现何种功能。
2. D触发器逻辑功能分析、测试 1、74LS74是上升沿触发的双D-触发器，配有各自的复位、置位、Cp端。 2、在Cp端的上升沿到来时，Q n+1=D 先连接线路 (1)分别在Sp、Rp端加低电平，观察并记录Q、Q状态，结果记入表2.5.3中。 (2)令Sp、Rp高电平，D分别接高低电平，用单脉冲作为CP，观察并记录CP从0到↑1时，从1↓到0时状态变化情况。 (3)令S D ’=R D ’=1，CP=0 (或CP=1时)改变D端信号，观察Q端的状态是否变化。
数字电子技术第四章触发器
数字电子技术第四章触发器 4.4.3、触发器功能的转换触发器按逻辑功能不同可分为RS、JK、 D、T、T’五种类型，它们分别有各自的特征方程。1. 用JK触发器转换成其他功能的触发器（1）JK→D分别写出JK触发器和D触发器的特性方程比较得：画出逻辑图：数字电 子基础第四章触发器4触发器4.1基本触发器4.1.1、电路结构电路结构:把两个与非门G1、 G2的输入、输出端交叉连接，即构成基本RS触发器。触发器有两个互补的输出端，4.1.2逻辑功能4.1.3波形分析例 4.1.1在用与非门组成的基本RS触发器中，设初始状态为0，已知输入R、S的波形图，画出两输出端的波形图。解：由表4.1. 1知，当R、S都为高电平时，触发器保持原状态不变；当S变低电平时，触发器翻转为1状态；当R变低电平时，触发器翻转为0状态；不允 许R、S同时为低电平。基本触发器的特点总结：（1）有两个互补的输出端，有两个稳定的状态。（2）有复位（Q=0）、置位（Q=1 ）、保持原状态三种功能。（3）R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。（4） 由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。4.2同步RS触发器同步触发器：给触 发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。4.2.1．同步RS触发器的电路结构4.2.2．逻辑功能工作原理：当CP＝0时，控制门G3、G4关闭，触发器的状态保持不变。当CP＝1时，G3、G4打开， 其输出状态由R、S端的输入信号决定。同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向；CP控
数字电子技术基础 数字电子技术题目第四章
数字电子技术基础数字电子技术题目第四章 第四章触发器一．填空题1.D触发器的特征方程为。 2.JK触发器的特征方程为。 3.触发器有两个稳定的状态，可用来存储数码和（只要电源不断电）。 4.触发器按其逻辑功能可分为、、、等四种类型。 5.触发器按其按触发方式可以分为： 、、。 6.触发器有个稳定状态，通常用端的输出状态来表示触发器的状态。 二．选择题1.要使JK触发器的输出Q从1变成0，它的输入信号J、K应为（）。 A.0、0 B.0、1 C.1、0 D.无法确定2.欲使JK触发器按 Q*=Q’工作，可使JK触发器的输入端（）。 A.B.J=Q,K=Q’C.J=Q’,K=Q’D.3.欲使JK触发器按Q*=Q 工作，可使JK触发器的输入端（）。 A.B.J=Q’,K=Q’C.J=Q’,K=QD.4.如图所示逻辑电路，当A=1时，CP脉冲来到后D触发器（）。 A．Q’B．置“0”C．置“1”D．Q5.在CP作用下，欲使D
触发器具有Q*=Q’的功能，其D端应接（） A．1B．0C．QD．Q’6.与非门构成的触发器的约束条件是（）A．B．C．D．7.要构成一个六进制计数器，至少需要（）个触发器A.3B.2C.6D.88.要构成一个五进制计数器，至少需要（）个触发器A.3B.2C.6D.89.以下各电路中属于时序逻辑电路的是（）。 A.编码器 B.计数器 C.数值比较器 D.译码器10.下列触发器的特性方程中有约束条件的触发器是（）。 A.JK触发器 B.SR触发器 C.D触发器 D.T触发器11.主从JK触发器是在CLK的（）进行状态翻转。 A.上升沿 B.下降沿 C.高电平 D.低电平12.特性方程为触发器为（）。 A.D触发器 B.T触发器 C.JK触发器 D.触发器13.下列不同结构的触发器中，可靠性最高的是（）。 A.SR锁存器 B.电平触发的触发器 C.脉冲触发的触发器 D.边沿触发的触发器14.触发器异步清零端的符号位（）。 A.B.C.D.15.触发器异步置数端的符号位（）。 A.B.C.D.16.一个触发器能存储（）位二进制数。 A.1 B.2 C.3 D.417.触发器是构成（）电路的基本单元。 A.组合逻辑 B.时序逻辑 C.加法器 D.译码器18.触发器的次态是指触发器的（）。
数字电子技术
数字电子技术 【第一章】数字逻辑电路概论【考点分析——小题】 1.1概述 1.1.1电子技术是20实际发展最迅速、应用最广泛的技术，其发展大致分为电子管、晶体管、 微电子集成电路三个阶段。 1.1.2时间和幅值上均是连续变换的信号，称为模拟信号。 时间和幅值上是离散的，不连续的，称为数字信号，将传输和处理数字信号的电子线路称为数字电路。 1.1.3从集成度来说，数字集成电路可分为小规模（SSI）,中规模（MSI），大规模（LSI）,超大 规模（VLSI）和甚大规模（ULSI）数字集成电路。 按制作工艺不同，数字电路可分为双极型（TTL电路）和单极型（CMOS电路）。 按电路结构和工作原理不同，数字电路可分为组合逻辑电路和时序逻辑电路。 1.2 数制 1.2.1 进制计数中按照“逢N进一”的规律，将N称为基数。 数制的三要素：基本符号、基数、位权。 任意一个进制数都可以表示为基本符号与其对应的权的乘积，成三要素展开式。
1.2.2【考点——填空/选择2”】数制转换 1.3二进制代码 1.3.1 二—十进制代码 8421BCD、余3BCD、5421BCD、2421BCD 1.3.2 可靠性代码 常用的可靠性代码有格雷码和奇偶校验码。格雷码是一种循环码。奇偶校验码中，使“1”个数为奇数的称奇校验，为偶数称为偶校验。 【第二章】逻辑代数【考点分析——化简题，小题一题】 2.2.1基本逻辑运算：与运算（逻辑乘），或运算（逻辑加），非运算（逻辑反）。 【考点——选择题运算对应的表达式、符号，特异形符号、关系电路】 2.2.2复合逻辑运算：与非、或非、与或非、异或、同或。 2.3逻辑函数常用表示方法：真值表、逻辑表达式、逻辑电路图、卡诺图。 【考点——化简题5”】——公式法、卡诺图（二选一） 2.4逻辑代数基本公式、定律、规则 2.4.1定律P29~30 2.4.2常用公式5个P31 2.4.3基本规则3个 ①代入规则 ②反演规则 ③对偶规则 2.5公式法化简 2.5.1 最简与或式P34 2.5.2方法（4个）：并项法、吸收法、消去法、配项法 2.6卡诺图化简 2.6.1最小项P38 2.6.4 有无关项的化简 【第三章】组合逻辑电路【考点分析——大题，小题一题】
数字电子技术_触发器
4.1 概述 在各种复杂的数字电路中不但需要对二值信号进行算术运算和逻辑适算，还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储l 位二值信号的基本单元电路统称触发器。为了实现记忆1位二值信号的功能，触发器必须具备以下两个基本特点： 第一，具有两个能自行保持的稳定状态，用来表示逻辑状态的0 和1，或二进制数的0 和1。 第二，根据不同的输入信号可以置成1或O状态。 迄今为止，人们已经研制出了许多种触发器电路。根据电路结构形式的不同，可以将它们分为基本RS触发器、同步RS 触发器、主从触发器、维待阻塞触发器、CMOS 边沿触发器等。这些不同的电路结构在状态变化过程中具有不同的动作特点，掌握这些动作特点对于正确使用这些触发器是十分必要的。同时，由于控制方式的不同（即信号的输入方式以及触发器状态随输人信号变化的规律不同），触发器的逻辑功能在细节上又有所不同。因此又根据触发器逻辑功能的不同分为RS 触发器、JK 触发器、T触发器、D 触发器等几种类型。此外，根据存储数据的原理不同，还把触发器分成静态触发器和动态触发器两大类。静态触发器是靠电路状态的自锁存储数据的；而动态触发器是通过在MOS管栅极输入电容上存储电荷来存储数据的，例如输人电容上存有电荷为O 状态，而没有存电荷为1状态。本章只介绍静态触发器 4 . 2 触发器的电路结构与动作特点 a 基本RS触发器的电路结构与动作特点 b 同步RS触发器的电路结构与动作特点 c 主从触发器的电路结构与动作特点 d 边沿触发器的电路结构与动作特点 4.2.1 基本RS触发器的电路结构与动作特点 基本RS 触发器（又称R－S 锁存器）是各种触发器电路中结构形式最简单的一种。同时，它又是许多复杂电路结构触发器的一个组成部分。 一、电路结构与工作原理 第二章讲过的各种门电路虽然都有两种不同的输出状态（高、低电平，亦即1 、0 ) ，但都不能自行保持。例如在图4.2.1 ( a ）所示电路中，如果只 有一个或非门G1，那么当另一个输入端接低电平时输出的高、低电平将随输入的高、低电平而改变。因此，它不具备记忆功能。
数字电路第四章答案
数字电路第四章答案 【篇一：数字电路答案第四章时序逻辑电路2】 p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。 根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。 习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。 解：主从jk触发器的 rd、且为低有效。只有当rd?sd?1 sd端为异步清零和复位端， 时，在cp下降沿的作用下，j、k决定输出q状态的变化。q端的波形如习题4.4图所示。 习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。 cp f cp 100ns 10ns q （a） f 30ns 10ns （b）（c） 习题4.5图 解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。rd?0时，经过10ns，状态q=0。根据上述对电路功能的分析，得到q和f的波形如 习题4.5图（c）所示。 习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cp j （a） q d （c） cp j （b） 习题图 解：分析习题4.6图（a）的电路连接：sd?1, k?0,rd?cp?q；分段分析习题 4.6图（b）所示cp及j端信号波形。 （1）cp=1时，设q端初态为0，则rd?1。j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变； （2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步 清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由 1变为0，在很短的时间里 rd又恢复到1； （4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp 下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3） 过程的分析相同，其波形如习题4.6图（c）所示。 结论：该电路可以实现1信号的检出功能。 习题4.7 习题4.7图（a）是用主从jk触发器构成的信号检测电路，用来检测cp高电平期间ui是否有输入脉冲，若cp、ui电压如习题4.7图（b）所示，试画出输出电压uo的波形。 cp ui （b） （a） q （c） ui cp uo 习题4.7图 解：分析习题4.7图（a）的电路连接：k?1,分析习题4.7图（b） 给定的信号波形。 j?ui,rd?cp?uo,uo?q；分段
数字电子技术基础电子教案——第4章触发器
第 4 章触发器 在数字系统中，除了宽泛使用数字逻辑门零件输出信号。还经常需要记忆和 保留这些数字二进制数码信息，这就要用到另一个数字逻辑零件：触发器。数字电路中，将能够储存一位二进制信息的逻辑电路称为触发器（flip flop ）。它是构成时序逻辑电路的基本单元。 4.1触发器的电路结构及工作原理 基本RS触发器 基本 RS触发器是构成各样功能触发器的最基本的单元，故称基本触发器。 1.电路结构和工作原理 （ 1）电路结构 基本 RS 触发器是由两个与非门 G1、G2交错耦合构成的。其逻辑图和逻辑 符号如图 4.1 所示。它与组合电路的根本差别在于，电路中有反应线。 （ 2）工作原理 基本 RS触发器特色以下。 ① 触发器的次态不单与输入信号状态相关，并且与触发器的现态相关。 ② 电路拥有两个稳固状态，在无外来触发信号作用时，电路将保持原状态 不变。 ③在外加触发信号有效时，电路能够触发翻转，实现置0 或置 1。 ④在稳固状态下两个输出端的状态一定是互补关系，即有拘束条件。 还能够用或非门的输入、输出端交错耦合连结构成置0、置 1 触发器。其逻辑图和逻辑符号如图 4.2 所示。
综上所述，基本RS触发器拥有复位（ Q=0）、置位（ Q=1）、保持原状态 3 种功能， R 为复位输入端， S 为置位输入端，能够是低电平有效，也能够是高电平 有效，取决于触发器的结构。 同步RS触发器 在实质应用中，常需要用一个像时钟相同正确的控制信号来控制同一电路中 各个触发器的翻转时辰，这就要求再增添一个控制端。往常把控制端引入的信号称为时钟脉冲信号，简称为时钟信号，用CP（Clock Pulse ）表示。 1.同步 RS触发器的电路结构和工作原 理（ 1）电路结构 （ 2）逻辑功能剖析 同步 RS触发器的状态变换分别由R、S 和 CP控制，此中， R、S 控制状态转换的方向，即变换为什么种次态；CP控制状态变换的时辰，即何时发生变换。2.触发器逻辑功能描绘方法
数字电子技术基础电子教案-图文
数字电子技术基础电子教案-图文 第1、2课时 喇叭（主要功能：放大；还有：运算、处理等功能。）二、数字信号 与数字电路1.数字信号：指在时间和数值上都断续变化的离散电信号。(快速变化)常用0、1二元数值表示。例如：脉博信号、电报、键盘输入 信号、钢琴声等u数字信号波形：t2.数字电路：P1对数字信号进行传输、处理的电子电路。例如：数字钟：电源秒脉冲发生器时分秒计数器时分秒 显示器（第六章）（第五章）（第三章）（主要功能：计数显示；还有： 编码、记忆、运算等功能。）模拟信号与数字信号可由A/D、D/A转换电 路相互转换。1.1.2数字电路的特点（与模拟电路的区别）一、0、1数字 表示两种对立的离散状态。电流“无”，电压“低”低电平（0.7V以下）“0”“1”电流“有”，电压“高”高电平（2.7V以上）二、半导体元 件工作在开关状态，分别对应“0、1”数码。iD=1、uD=0导通二极管 iD=0、uD=1截止开关状态iC=1、uC=0饱和三极管iC=0、uC=1截止三、 研究内容:对数字电路进行逻辑分析和逻辑设计；研究对象:电路的输入与 输出状态之间的逻辑关系,而不是数值关系；分析方法:逻辑代数和卡诺图法。而不是微变等效电路法和图解法。四、精度高、抗干扰能力强、可加密；结构简单、容易制造，便于集成及系列化生产。1.1.3数字电路的分 类与应用一、分类1.按结构分：分立元件：电阻、电容、二极管、三极 管组成。（已淘汰）集成电路：按集成度(一块硅片中包含的元器件个数)分：小（SSI）（10～100个元件）、中（MSI）（100～1000个）、大（LSI）（1000个以上）、超大（VLSI）（10万个以上）规模。2.按所用 器件分:双极型：晶体管构成：DTL（二极管—三极管逻辑电路）、TTL （三极管—三极管逻辑电路）、ECL（射极耦合型逻辑电路）、IIL（集成 注入型逻辑电路）等。单极型：场效应管构成：NMOS（N沟道绝缘栅）、
数字电子技术基础(第四版)课后习题答案-第四章Word版
第4章触发器 [题4.1]画出图P4.1所示由与非门组成的基本RS触发器输出端Q、Q的电压波形，输入端S、R的电压波形如图中所示。 图P4.1 [解]见图A4.1 图A4.1 [题4.2]画出图P4.2由或非门组成的基本R-S触发器输出端Q、Q的电压波形，输出入端S D，R D的电压波形如图中所示。 图P4.2 [解]见图A4.2 [题4.3]试分析图P4.3所示电路的逻辑功能，列出真值表写 出逻辑函数式。 图P4.3 [解]：图P4.3所示电路的真值表
S R Q n Q n+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0* 1 1 1 0* 由真值表得逻辑函数式 01=+=+SR Q R S Q n n [题4.4] 图P4.4所示为一个防抖动输出的开关电路。当拨动开关S 时，由于开关触点接触瞬间发生振颤，D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。 图P4.4 [解] 见图A4.4 图A4.4 [题4.5] 在图P4.5电路中，若CP 、S 、R 的电压波形如图中所示，试画出Q 和Q 端与之对应的电压波形。假定触发器的初始状态为Q =0。 图
P4.5 [解]见图A4.5 图A4.5 [题4.6]若将同步RS触发器的Q与R、Q与S相连如图P4.6所示，试画出在CP信号作用下Q和Q端的电压波形。己知CP信号的宽度t w = 4 t Pd 。t Pd为门电路的平均传输延迟时间，假定t Pd≈t PHL≈t PLH，设触发器的初始状态为Q=0。 图P4.6 图A4.6
数字电子技术第四章(教案)触发器
《数字电子技术》教案第4章触发器
（a）电路结构（b）逻辑符号 图4-1 与非门组成的基本RS触发器 （1）当1 Q=，0 Q=时，称为触发器的1状态。 （2）当0 Q=，1 Q=时，称为触发器的0状态。 4.2.2基本RS触发器的逻辑功能 如表4-1所示为基本RS触发器的特性表（逻辑功能表），其中新的稳定状态1n Q+不仅与输入信号有关，而且与触发器接收输入信号前的原状态n Q有关。 表4-1 “与非门”组成的基本RS触发器特性表 R S现态n Q次态1n Q+说明 0 00 1× × 状态不定，不允许 0 10 10 置0 1 00 11 1 置1 1 10 10 1 保持原状态 在基本RS触发器中，输入信号直接加在输出门上，所以输入信号在全部作用时间里（即S或R为0的全部时间），都能直接改变输出门Q或Q的状态。
（1）当0R =，1S =时，输出0Q =，R 端称为直接复位端。 （2）当0S =，1R =时，输出1Q =，S 端称为直接置位端。 4.3同步触发器 4.3.1同步 R S 触发器 只有在CP 端上出现时钟脉冲时，触发器的状态才能变化，此时触发器状态的改变与时钟脉冲同步，所以又称这类触发器为同步触发器。 如图4-2所示为同步RS 触发器的电路结构及逻辑符号图。 （a ）电路结构 （b ）逻辑符号 图4-2 同步RS 触发器 与基本RS 触发器相比，同步RS 触发器增加了时钟控制端口，以实现对触发器状态转换的时间控制。由图4-2（a ）可知，该电路由两个部分组成，一个是由与非门1G ，2G 组成的基本触发器；另一个是在 基本触发器的基础上多加两个与非门3G ，4G 组成的输入控制电路。其 中，3G ，4G 是由时钟脉冲CP 控制的，具有时钟脉冲控制的触发器又 称为时钟触发器。图4-2（a ）所示的时钟脉冲为高电平有效，即触发器在CP 1=期间接收输入信号，在CP 0=时状态保持不变。 1．同步RS 触发器的逻辑功能 （1）当CP 0=时，3G 和4G 被封锁，不管R 端和S 端的信号如何变 化，输出都为1，触发器保持原状态不变，即1n n Q Q +=。 （2）当CP 1=时，3G 和4G 解除封锁，R ，S 端的输入信号才能通过 由1G 和2G 组成的基本RS 触发器，使状态发生翻转。 2．同步RS 触发器的特性方程
数字电子技术黄瑞祥第四章习题答案
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习题四答案 画出图由或非门组成的基本RS 触发器输出端Q 、Q 的电压波形，输入端S 、R 的电压波形如图中所示。 图 解答：已知或非门构成的RS 触发器的特征方程如下： ⎩⎨⎧=+=+0 1RS Q R S Q n n 根据输入端S 、R 的波形图，得出输出端Q 、Q 的电压波形见图。 在图电路中，若CP 、S 、R 电压波形如图中所示，试画出Q 、Q 端与之对应的电压波形。假定触发器的初始状态为0=Q 。
图 解答：见图 图 一种特殊的RS触发器如图所示。 1）试列出状态转换真值表； 2）写出次态方程； 3） R与S是否需要约束条件？ 图 解答：1）
① CP=0时，SS=1,RR=1,期间n n Q Q =+1，状态保持。
② CP=1时，⎪⎩⎪⎨⎧ +=⋅ =⋅==R S R S RR S SS R RR 即在CP=1的情况下：若R=0，S=0。则RR=1，SS=1，有n n Q Q =+1，状态保持。 若R=0，S=1。则RR=1，SS=0，有11=+n Q 。 若R=1，S=0。则RR=0，SS=1，有01=+n Q 。 若R=1，S=1。则RR=0，SS=1，有01=+n Q 。 电路的状态转换真值表如下表所示： 2） 求次态方程：由上述状态转换真值表，不难得出次态方程： )(1S Q R CP Q CP Q n n n +⋅⋅+⋅=+ 3）R 与S 无需约束条件。 已知主从结构JK 触发器J 、K 和CP 的电压波形如图所示，试画出Q 、Q 端对 应的电压波形。设触发器的初始状态为0=Q 。
数字电子技术基础教案
数字电子技术基础教案 太原工业学院 第1章逻辑代数基础
目的与要求： 熟练掌握基本逻辑运算和几种常用复合导出逻辑运算；熟练运用真值表、逻辑式、逻辑图来表示逻辑函数。 重点与难点： 重点：三种基本逻辑运算和几种导出逻辑运算；真值表、逻辑式、逻辑图之间的相互转换。难点：将真值表转换为逻辑式。 所谓数字电路，就是用0和1数字编码来表示和传输信息的系统，即信息数字化（时代）。 数字电路与传统的模拟电路比较，其突出的优点是：（如数字通信系统）抗干扰能力强、保密性好、计算机自动控制、（数字测量仪表）精度高、智能化、（集成电路）可靠性高、体积小等。 数字电子技术基础，是电子信息类各专业的主要技术基础课。 1、1概述 一、模拟量（时间、温度、压力、速度、流量）：时间上和幅值上连续变化的物理量； 模拟信号（正弦交流信号）：表示模拟量的信号。 数字量：时间上和幅值上都不连续变化的物理量（工厂中生产的产品个数）； 数字信号、数字电路。 数字电路中的数字信号 采用0、1两种数值（便于实现）（位bit 、拍） 0、1表示方法：电位型：电位高低（不归零型数字信号） 脉冲型：有无脉冲（归零型数字信号） 二、数制及其转换 由0、1数值引入二进制及其相关问题。 常用数制：举例：十进制、二进制（双）、七进制（星期）、 十二进制（打）等。 特点：基数：数制中所用数码的个数； 位权。 1． 十进制数 基数：10 位权：n 10 表达式：10)(N =（P2 式1-1）=i n m i i a 101 ⨯∑--= （1-1） 推广到任意进制R ： 基数：R 位权：n R
表达式：R N )(=（P2 式1-2）=i n m i i R a ⨯∑--=1 （1-2） 2． 二进制数 表达式：2)(N =（P3 式1-3）=i n m i i a 21 ⨯∑--= （1-3） 位权：以K 为单位；按二进制思维（如1000个苹果问题）； 例如：（1101.01）2= 0-16对应的二进制数 特点：信息密度低，引入八、十六进制。 3． 八进制、十六进制 八进制： 基数：8（0-7） 位权：n 8 表达式：8)(N == i n m i i a 81⨯∑--= （ 1-4） 十六进制： 基数：16（0-9，A ，B ，C ，D ，E ，F ） 位权：n 16 表达式：16)(N ==i n m i i a 161⨯∑--= 特点：和二进制有简单对应关系；信息密度高，便于书写。 4． 不同进制数的转换 ⑴ R →十：按位权展开，再按十进制运算规则运算。 例1-1、1-2、1-3（P4） ⑵ 十→R ：分两步 除R 取余，注意结束及结果； 小数部分：乘R 取整，注意精度及结果； 结果合并： ⑶ R=2k 进制之间的转换 二↔八：3位↔1位， 二↔十六：4位↔1位， 八↔十六：以二进制为过度， 5． 进制的另一种表示方法： B （inary ）----二； H(exadecimal)----十六； D(ecimal)----十； O----八 三、二—十进制代码（BCD 代码）