基于CPLD的多功能数字时钟实现1
基于CPLD的多功能数字时钟实现
何有为沈祖斌
(江汉大学数计学院湖北，武汉 430056)
摘要：基于CPLD的数字时钟，采用原理图方式设计，使用自上而下的思想和模
块化思想设计时钟系统，形成一个结构明晰的带有防机械按键抖动的多功能数字时钟。在quartusII 9.0平台上编译与仿真，得到正确结果；同时也在ALTERA 公司的CPLD芯片EPM240T100C5上验证通过，效果良好计时精准。本文详细介绍该数字时钟系统通过原理图方式实现的全过程，重点介绍动态刷新、功能选择、校时闪烁、防机械按键抖动模块的功能实现。采用原理图设计方式，加强了对数字逻辑器件的熟悉，能全方位锻炼学生能力。
关键词：数字钟防抖动原理图校时
Abstract：Digital clock based on CPLD, the schematic design, using the
top-down thought and the idea of modularization design of the clock system, forming a structure clear with anti machinery jitter of keys of the multi-function digital clock. On the quartusII 9 platform to compile and simulation, get the right results, but also in the ALTERA company's CPLD chip EPM240T100C5 verification through, the effect of good time accurate. The whole process of the digital clock system is introduced in detail, and the function of dynamic refresh, function selection, flash, and anti mechanical key jitter module are introduced in detail. Using the principle diagram design method, strengthen the understanding of the digital logic device, can the full range of training students' ability.
Key words:digital clock，Anti shake,Schematic diagram,School
1.整体设计方案
本系统采用最原始的原理图设计方案，采用原理图设计能最大限度的了解内部电路结构，了解其中的原理构造，清晰易懂，而且在一定程度上很好的强化与锻炼了“数字逻辑”知识。在一般的简易时钟基础上有了比较明显的改进。
1.1系统需求分析
该时钟主要的功能有：
①数字钟采用12h制计时，由4只数码管显示，不同模式下可以显示时分，
分秒。
②小时和分钟部分具有校时功能，且对分钟校准时，分显示部分闪烁；对
小时校准时，小时显示部分闪烁。
③具有防机械按键抖动功能，能够基本上消除抖动，从而增强系统稳定性。
④外部按键输入不能多于两个，model键用于切换模式，check键用于校时。
⑤当处于时分显示模式时，中间的小数点闪动以此代表秒钟。
⑥以ALTERA公司的EPM240T100C5为硬件基础，要求验证良好，计时精准。
1.2 系统实现流程
如图所示，是该时钟的整体实现流程图，实验板采用CPLD芯片EPM240，它是一个中规模的实验板，有很高的集成性，完全可以完成这个系统的需求。
该时钟的晶振源由实验板自带的50MHz晶振源提供，考虑到系统的特殊性需要一定程度的时间准确性，对50MHz分频得到1Hz的脉冲；然后对其计数，“秒钟”满60清0向分位进一，同样“分”满60进一到“时”，小时采用12小时制，故时满12清零。接着，使用刷新电路对其进行动态刷新，并通过数码管显示出来。对于校时部分，直接通过校时电路对分、时部分进行校时。最后，关于对控制电路的设计，控制电路通过使用模二进制的循环状态机实现显示时分、显示分秒、分钟校时闪烁、小时校时闪烁四种模式循环，不同模式的控制，对模式信号进行处理，从而使MUX进行不同的选择实现显示以及闪烁。关于防抖部分，在每个按键输入处进行消抖处理即可。
2.数字钟模块实现
在确定整体思路基础后，进行模块化设计，采用模块化设计方便进行局部调整，以及模块的重用，便于开发，节省开发流程。可以进行同步设计而不需要等待某个部分设计好后才进行后续设计，能很好的进行并行开发，缩短开发周期。对于该系统划分为以下几个模块去实现：①分频电路②秒钟计时电路③时钟计时电路④动态刷新和译码显示电路⑤控制电路⑥防机械按键抖动电路⑦闪烁电路⑧校时电路⑨功能选择电路
2.1 分频电路实现
由于晶振源为50MHz，考虑该时钟系统需要计时的精准性，故需要将其准确的分频为1Hz脉冲。采用8个74ls90作为分频基础芯片，74ls90可以进行2、5、
10进制计数，将CKLB接输入信号，QD即为5分频后的信号；将CLKA接输入信号，QA接CLKB，则QD输出即为10分频信号。如图所示将一个5分频和7个10分频串联，输出即为1Hz。但考虑到防抖及校时电路还需要其他频率的脉冲，这里也引出100Hz、500Hz、1KHz、10KHz的脉冲信号。
完成该电路设计后将其封装成module，方便后面的调用。封装方法：选中电路图，File → Create/update → Create symbol files for current File 保存即可。系统可直接调用封装好的模块。
2.2 秒钟计时电路实现
在分频电路中已经得到1Hz脉冲，秒钟模块选用74ls90作为个位，采用10进制；74ls92作为十位，采用6进制。选用它们而不用74ls161，考虑到选用最合适的芯片不需要多用的部分从而减少引脚和电路的冗余，使电路尽量精简。将1Hz脉冲引进到74ls90的CLKA，当满十产生进位时，输入到74ls92的CLKA。当74ls92满6产生进位时，输出进位到分钟，并将所有引脚输出，方便后面进行译码显示。如图所示为设计的电路图，同样需要将其封装。由于分钟部分的原理和秒钟完全一致，那么就可以直接重用秒钟模块，而不需要再进行设计。很好的体现模块化设计的优势。
2.3 时钟计时电路实现
基于在分钟电路中的进位脉冲，输入到74ls90的CLKA，从而进行时的计数，依然采用74ls90作为个位，74ls92作为十位。当计数到12时清零，即十位为一，个位为二时产生清零信号，给74ls90和74ls92的CLRAB，从而达到清零目的，使用与门进行判断是否输出CLR信号。设计如图所示，并将其封装成模块。
2.4 动态刷新及译码显示电路实现
由于实验板EPM240采用动态刷新的驱动方式，故该电路也采用动态刷新，而且采用动态刷新可以很好的节约引脚资源。动态刷新电路利用了人眼的“视觉暂留”效应，即人眼视觉神经的反应速度为二十四分之一秒，当人看到的图像消失后，在人眼力依然保留其影像0.1-0.4s左右的图像视觉暂留。动态刷新电路利用这个效应很好的达到最后的显示效果。刷新电路如图所示：
动态刷新电路由一个模2计器和一个74ls139来控制位选，模2计数器四种状态Q1Q0=00,Q1Q0=01，Q1Q0=10，Q1Q0=11分别代表选通数码管位选1,2,3,4.由于利用“视觉暂留”效应则刷新频率应不小于24Hz。在该刷新电路下面添加了一个小的秒的dp闪烁点，用于在显示时分模式时以一秒单位的闪烁来代表秒钟。因为要使左起第二个数码管下面的dp闪烁，而其他不闪烁。故应当选通Q1Q0=10状态的dp。同时引进一个1Hz的脉冲，达到以秒为单位闪烁的效果。
完成对数码管位选后，需要通过译码电路输入七段显示信号并在数码管上显示出来。所以在选中对应数码管位时，需要译码电路输入正确的BCD码。通过多路选择器MUX16_41实现正确的信号输入。使用模2计数器控制位选的同时也控制MUX16_41信号选择。MUX16_41是一个16位4选一多路选择器，可以直接使用quartusII 9.0的MegaWizard Plug-InManager功能进行设计。最后通过7448译码显示所选中的7段显示码信号，并在数码管上显示出来。设计如图所示：
2.5 控制电路实现
控制电路是该系统能实现各种模式切换以及闪烁的重要部分。在控制电路中主要输出模式切换信号、闪烁信号、校时信号。决定了模式的状态和是否闪烁以及闪烁小时部分还是分钟部分。本系统设计了正常显示小时分钟、正常显示分秒、分钟校时闪烁、小时校时闪烁这四种状态，四种状态的实现通过一个状态机循环，
即采用模二进制计数器。对应模式和模二计数器状态如下：M1正常显示小时分钟（S1S0=00）、M2正常显示分秒（S1S0=01）、M3分钟校时闪烁（S1S0=10）、M4小时校时闪烁（S1S0=11）;模式切换信号分两种：①数码管上显示小时和分钟②数码管上显示分钟和秒钟；闪烁信号也分两种：①小时部分闪烁并校时②分钟部分闪烁并校时。需要模式切换信号①的模式有M1、M3、M4，需要模式切换信号②的模式有M2。使模式切换信号①为低电平；模式切换信号②为高电平，那么由此构造出来的真值表如图：
采用的电路结构为S1与非门连接然后和S0相与得到切换信号C1，并将C1信号输出给MUX31_21，从而实现功能切换。具体功能切换实现请参考下面的功能选择电路实现模块。
同理需要闪烁信号①的模式有M4，需要闪烁信号②的模式有M3，两种闪烁信号都不需要的模式有M1、M2。使需要闪烁时的状态为高电平，不需要闪烁时的状态为低电平。构造对应真值表如图：
采用电路结构为，在M3模式下取闪烁信号为S0连接非门然后与S1相与得到高电平；M4模式下直接让S0和S1相与得到高电平，输出给闪烁电路和校时电路。由于闪烁时即代表该部分在校时，故闪烁电路和校时电路可以共用闪烁信号。既完成了对闪烁电路控制又完成了对校时电路的控制。控制电路的模二计数输入由外部定义的机械按键输入，该键即为module键。最后设计完成的控制电路原理图如图所示：
2.6 防机械按键抖动电路
稳定可靠的信号输入是时钟系统能可靠工作的重要条件，我们不能将任何有毛刺的输入作为计时器的时钟信号，因此需要设计机械按键防抖动电路。该系统涉及到两个外部机械按键，要使它们每一次按下时都要产生单脉冲信号，以此提高可靠的信号。由于机械式开关的核心部件为弹性金属簧片，因而在开关切换的瞬问会在接触点出现来回弹跳的现象。虽然只是进行了一次按键，但在按键信号稳定的前后出现了多个脉冲，如图按键波形图所示。如果将这样的信号直接送给
计数器采集的话，将可能
把按键稳定前后出现的脉
冲信号当作按键信号，这
就出现人为的一次按键，
但计数器以为多次按键现
象。为了确保按键识别的
准确性，在按键信号抖动
的情况下不能进入状态输
入，为此就必须对按键进
行消抖处理。按键抖动时
间的长短由按键的机械特
性决定，一般为5ms-lOms，
按键稳定闭介时间的长短
则是由操作人员的按键动
作决定的，一般为零点几
秒至数秒。这里我采用了
硬件消抖的方法。实验开
发板机械按键module键和
check键常态下为高电平。
如图为去抖电路所示硬件
消抖电路，当按键Y按下时产生抖动，此时若时钟脉冲CP的上升沿不来则两个D触发器的Q端不变，保
持初始状态。设初始状态为Q1=Q2=0，输出1
=。这时即使Y有抖动也
S=
*
Q2
Q1
不会影响输出，如图为消抖仿真时序图所示，当第n个时钟脉冲CP的到来时，
触发器DFF37翻转，Q1=1；
DFF36不变，则S=1。当n+1
个时钟脉冲到来时，DFF37
不变，DFF36翻转，Q2=1，
此时锁存Q1=Q2=1，则S=1。
此时按下按键Y，在n+2
个脉冲时钟到来时，触发器DFF36、DFF37维持不变。当按键Y松开时，D1=0，在第T个CLK脉冲到来时Q1=0，Q2不变，则S=0，产生了一个单脉冲信号。当第T+1个脉冲到来时，Q2翻转，此时S=1回到常态。当按键Y松开时，如果此时第m个时钟脉冲CP上升沿到来，Q1=1，Q2=0，则S=1。第m+1个时钟脉冲CP的上升沿带来时，Q1=1，
Q2=1，则S=1。所以只要Y松开，即使有时钟脉冲出发，输出S仍保持不变。由此可得，按键Y按下一次，S端将获得一个与时钟脉冲同步的单次稳定脉冲信号输入给计数器。
这样就很好解决了按键“失灵”的情况，使得每一次按下外部机械按键时都只产生一个稳定的信号。为后面验证工作打下了很好的基础，保证了实际操作的准确性和灵敏度。
2.7 校时电路实现
当出现计时误差时，校时电路就需要被使用。校时是数字时钟应该具备的基本功能。一般电子表都具有时、分、秒等校时功能，这里只对小时和分钟进行校时。对校时电路的要求是，在小时校准时不影响分秒的正常计数，在对分钟校准时不影响小时和秒的计数。以对分钟校时为例，当对分钟进行校时时，需要屏
蔽掉来自秒十位的
进位。没有进行校
时时，秒十位的进
位能够顺利进入分
个位计数。原理图
设计如图所示：
JW即为上一位的进
位，S为按键check
产生的校时信号，
CLK_1Hz为校时的
速度，频率越高校
时时速度越快，这
里选择频率为一秒。由图可知，当没有校时信号，JW信号是有效的，当产生了校时信号时JW位是无效的。达到了校时电路的要求。完成电路后同样将其封装成模块jiaoshi。那么如何用一个键完成对分和时的校时呢，之前在控制电路中产生过校时控制信号，将其与check键产生的信号相与便可知道对那一部分校时了。同时在校时前，需要用消抖电路对按键check键产生的信号消抖。
2.8 闪烁电路实现
为了给人视觉更好的体验感，使系统在校时时，该部分也一起闪烁。以分钟部分校时闪烁为例，在为分钟校时时，则数码管的后两位应该闪烁即L1、L2。那么闪烁是如何实现的呢？前面我们讲过利用“视觉暂留”效应完成动态刷新，所以要使数码管闪烁，只需要让数码管对应位的选通频率低于人眼的视觉暂留时间，人眼就能看到闪烁了。为了不干扰M1和M2模式，它们为正常显示不产生闪烁。故在动态刷新电路后的74ls139后加入闪烁电路，达到闪烁效果。只需要改变选通频率即可。原理图设计如图：
W信号为正常信号当MUX_2_1选择data0时即不闪烁，当选择data1时即为闪烁，通过Counter16来改变选通的频率，达到人眼看到的闪烁效果。然后将其封装成模块。最终为74ls139的连接原理图：
Flash即为封装的模块名。其中信号f_f和f_s在上面的控制电路中已经产生，这里直接使用，相当于闪烁电路的总开关信号。4位数码管中，前两位负责小时的闪烁，后两位负责分钟的闪烁。
2.9 功能选择电路实现
该系统共有四种模式M1正常显示小时分钟、M2正常显示分秒、M3分钟校时闪烁、M4小时校时闪烁；当按下module键时，能在4位数码管上依次正常显示出来。那么如何做到数码管能在对应模式下显示对应的数据呢？首先将数据类型分一下类，即在M1、M3、M4模式下显示小时和分钟和M2模式下显示分钟和秒钟，这两种需要显示的数据类型。在控制电路中我们提取出了模式切换信号C1，通过MUX我们可以来区分这两种要显示的数据类型。将选择出来的信号再给显示译码电路即可完成对应功能。原理图设计如图：
至此，我们完成了所有模块的设计，将各模块调用即可形成数字时钟系统。下面为该系统的整体原理图：
读者可以在这个网址下载该系统全部原理图：https://www.360docs.net/doc/9a16033929.html,/s/1i3kvZqH
3.验证与优化
经过需求分析，模块划分和设计，模块实现，调用模块组成最终原理图。我们完成了该数字系统的设计。全部流程和设计原理图均在quartus II9.0平台上编译仿真通过，最终系统的原理图也成功编辑通过。完成设计后，我们以ALTERA
公司的EPM240T100C5芯片为实例。将锁定好引脚并编译成功的pof文件下载到开发板上，进行了功能切换测试和校时测试。功能切换状态良好，校时也很精准，很好的消除抖动的影响，达到了预期的效果。最后，我们还进行了精准度测试和稳定测试，设定初始时间和电脑时间相同，一天一夜后将两者对比。数字时钟系统显示时间和电脑时间显示误差小于1S。
关于优化方面，需要对闪烁的最佳频率进行调试，应该加强对模块的重用，在校时部分和闪烁部分模块的重用程度过低，导致电路整体很臃肿。还有关于Dp闪烁，需要用一个新的方式实现，该方式在一定情况下会出现其它位的Dp也闪烁的情况。
4.设计总结
本文介绍了采用原理图设计的方法，完成了数字时钟系统的设计。并在实验板上验证良好通过。注重设计时候的思想，采用自顶向下设计和模块化思想，是进行EDA设计的重要思想方法。锻炼学生动手操作能力，熟悉相关器件功能和工作方式。具有很好的综合锻炼能力。
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基于xilinx仿真 数字电子时钟的VHDL设计
VHDL语言设计数字时钟 实验性质：综合性实验级别： 开课单位：信息与通信工程学院通信工程系学时：4学时 一、实验目的： 1、学习用VHDL语言实现比较大型的电路的方法。 2、继续巩固cpld技术层次化设计方法。 二、实验器材： 计算机、Quartus II软件或xilinx ISE 三、实验内容： 设计一数字时钟，要求具有时、分、秒、计数显示功能，以24小时循环计时；具有清零，调节小时，分钟功能；具有整点报时功能。 四、实验步骤： 1、根据电路特点，用层次设计的概念，将此任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分作和调试其中之一，然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。 2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。 3、模块说明： 各种进制的计数及时钟控制模块（10进制、6进制、24进制） 扫描分时显示，译码模块 各模块都用VHDL语言编写 实现电子钟原理图
各模块程序 秒模块： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity second is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; semin : in STD_LOGIC; enmin : out STD_LOGIC; daout : out STD_LOGIC_VECTOR (6 downto 0)); end second; architecture Behavioral of second is signal count:std_logic_vector(6 downto 0); signal enmin_1,enmin_2:std_logic; begin daout<=count; enmin_2<=(semin and clk); enmin<=(enmin_1 or enmin_2); process(clk,reset,semin) begin if(reset='0')then count<="0000000"; enmin_1<='0'; elsif(clk'event and clk='1')then
FPGACPLD数字电路设计经验
FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
基于FPGA的数字钟设计
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
数字系统设计
第一次作业 EDA 的英文全称是什么EDA 的中文含义是什么 答：ED自动化A 即Electronic Design Automation 的缩写，直译为：电子设计。 什么叫 EDA 技术利用 EDA 技术进行电子系统的设计有什么特点 答：EDA 技术有狭义和广义之分，狭义EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC 自动设计技术。 ①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 从使用的角度来讲，EDA 技术主要包括几个方面的内容这几个方面在整个电子系统的设计中分别起什么作用 答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有
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摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
(完整word版)数字系统设计试卷2012A卷
中国矿业大学2012～2013学年第一学期 《数字系统设计基础》试卷（A）卷 考试时间：100 分钟考试方式：闭卷 学院_________班级_____________姓名___________学号____________ 一、选择题（20分，每题2分） 1.不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法错误的是_________ A. PROCESS为一无限循环语句(执行状态、等待状态) B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于VHDL以下几种说法错误的是___________ A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL程序中是区分大小写的 D.结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于______引起的。 A. 电路中存在延迟 B.电路不是最简 C. 电路有多个输出 D.电路中使用不同的门电路 6. 下列关于临界路径说法正确的是___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于FPGA和CPLD的区别说法正确的是___________ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑
根据QuartusII软件的数字时钟设计
实验名称：数字时钟设计 姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩： 一、实验目的 1.掌握各类计数器及它们相连的设计方法； 2.掌握多个数码管显示的原理与方法； 3.掌握模块化设计方式； 4.掌握用VHDL语言的设计思想以及整个数字系统的设计。 二、实验内容 1. 设计要求 1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。 2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2. 性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。 4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。 5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。 3. 系统方框图
三、设计原理和过程 3.1 硬件设计 本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录) 3.2 软件设计 3.2..1 程序包my_pkg的设计说明 为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。下面列出my_pkg组件包的代码。library ieee; use ieee.std_logic_1164.all; package my_pkg is component div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic; f1hz : out std_logic); end component; component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic; one :buffer std_logic_vector(3 downto 0); ten :buffer std_logic_vector(3 downto 0); full:out std_logic; dout:buffer std_logic_vector(7 downto 0)); end component; component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;
数字系统设计-参考模板
第一次作业 1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？ 答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。 1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？ 答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？
答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.4 什么叫可编程逻辑器件(简称 PLD)？ FPGA 和 CPLD 的中文含义分别是什么？国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称 PLD)是一种由用户编程以实现某种 逻辑功能的新型逻辑器件。 FPGA 和 CPLD 分别是现场可编程 门阵列和复杂可编程逻辑器件的简称。国际上生产 FPGA/CPLD 的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列 等，可用门数为 1200～18 000；Altera 公司的 CPLD 器件有
基于VHDL语言实现数字电子钟的设计
基于VHDL语言实现数字电子钟的设计 一．设计要求： 1、设计内容 选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS Ⅱ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法）和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。 2、设计要求 （1）具有时、分、秒计数显示功能。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）小时为十二小时制。 二．实验目的： 1.通过这次EDA设计中，提高手动能力。 2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。 3.掌握多位计数器相连的设计方法。 4.掌握十进制，六进制，二十四进制计数器的设计方法。 5.继续巩固多位共阴极扫描显示数码管的驱动，及编码。 6.掌握扬声器的驱动。 7.LED灯的花样显示。 8.掌握CPLD技术的层次化设计方法 三.实验方案： 数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA 课程设计指导书，现有以下方案： 1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码
输出口，扫描用于显示的六个数码管的输出口。 2.底层文件分为： （1）时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。 （2）显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。 （3）报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。 （4）采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比较适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描,LED数码管价格适中,对于显示数字最合适,但无法显示图形文字，在显示星期是也只能用数字表示，而且采用动态扫描法与单片机连接时,在编程时比较复杂。所以也不采用了LED数码管作为显示。采用LCD液晶显示屏,液晶显示屏的显示功能强大,可显示文字,图形,显示多样,清晰可见,所以在此设计中采用LCD液晶显示屏。 四．实验原理： 1. 实验主控系统原理图： 模块设计原理图：
EDA数字钟设计
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了
CPLD技术设计数字时钟电子报告.doc
CPLD技术设计数字时钟电子报告课程设计设计题目数字电路专业班级07电气六2班学生姓名学号学生姓名学号指导老师起止日期2010年1月8日到2010年1月19日电气技术系二零一零年十二月目录1、摘要······································3 2、系统结构··································3 3、获取脉冲信号的方法························4 3.1、霍尔传感器······························4 3.2、光电传感器······························6 3.3、光电编码器······························7 4、硬件连接图及原理··························9 5、仿真······································10 6、PROTEL DXP原理图·························11 7、PCB 图···································13 8、CPLD芯片实物图·························14 9、硬件调试结果··························14 10、CPLD内部原理图·························14 11、课程设计实物图························16 12、元件清单································17 13、谢词····································18 摘要数字时钟是我们在生活中经常要用到的是生活中不可缺少的，学会使用CPLD 技术设计数字时钟具有很重要的意义，可以大大的节省成
cpld数字时钟设计程序
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity clock is port( clk : in std_logic; rst : in std_logic; inc_min : in std_logic; sub_min : in std_logic; inc_hour : in std_logic; sub_hour : in std_logic; inc_day : in std_logic; sub_day : in std_logic; bao: out bit; set_time : in std_logic; sel : out std_logic_vector(2 downto 0); q : out std_logic_vector(7 downto 0)); end clock; architecture Behavioral of clock is signal sec_counter1:std_logic_vector(3 downto 0); signal sec_counter2:std_logic_vector(3 downto 0); signal min_counter1:std_logic_vector(3 downto 0); signal min_counter2:std_logic_vector(3 downto 0); signal hour_counter1:std_logic_vector(3 downto 0); signal hour_counter2:std_logic_vector(3 downto 0); signal day_counter1:std_logic_vector(3 downto 0); signal day_counter2:std_logic_vector(3 downto 0); signal dingshi:std_logic_vector(15 downto 0); signal divcounter : std_logic_vector(27 downto 0); signal div_clk : std_logic; signal scancounter : std_logic_vector(10 downto 0); signal scan_clk : std_logic; signal scan_out : std_logic_vector(2 downto 0); signal secseg1,secseg2,minseg1,minseg2,hourseg1,hourseg2,dayseg1,dayseg2:std_logic_vector(7 downto 0); begin --计数时钟，对外部输入时钟分频，此处只适用于仿真，实际进行时间计数时，分频后时钟应该满足1HZ。
数字系统设计
东南大学自动化学院 《数字系统课程设计》 专业综合设计报告 姓名：_________________________ 学号: 专业：________________________ 实验室: 组别：______________________同组人员： 设计时间：年月日 评定成绩： _____________________ 审阅教师:
一.课程设计的目的与要求 二.原理设计 三.架构设计 四.方案实现与测试 五.分析与总结
专业综合设计的目的与要求（含设计指标） 主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过， 在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行；绿灯允许通行；黄 灯亮则给行驶中的车辆有时间行驶到禁行线之外。 主干道和乡村公路都安装了传感器， 检测 车辆通行情况，用于主干道的优先权控制。 设计任务与要求 （1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。 （2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通 行，让乡村公路通行。主干道最短通车时间为 25s 。 （3）当乡村公路和主干道都有车时，按主干道通车 25s ，乡村公路通车 16s 交替进行。 （ 4）不论主干道情况如何，乡村公路通车最长时间为 16s 。 （5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮 5s 时间的黄灯作为过渡。 （6）用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极 管作交通灯。 要求显示时间，倒计时。 . 原理设计（或基本原理） HDL 语言，用ONEHOTI 犬态机编码表示交通灯控制器的四个状态（状态 0010，状态三： 0100，状态四： 1000）： 设置两个外部控制条件：重置（ set ）；乡村干道是否有车（ c —— c=1 表示无车； c=0 表示有 车） 设置一个内部控制条件： 时间是否计满 （ state —— state=0 表示计数完成； state=1 表示计 数没有完成） 本设计采用 Verilog ： 0001，状态二： 主干道红灯，显示 5 秒；乡村干道黄灯，显示 5 秒——（ 0001） 主干道红灯，显示 21 秒；乡村干道绿灯，显示 16 秒——（ 0010） 主干道黄灯，显示 5 秒；乡村干道红灯，显示 5 秒——（ 0100） 主干道绿灯，显示 25 秒；乡村干道红灯，显示 30 秒——（ 1000）
数电模电数字时钟设计
扬州大学能源与动力工程学院本科生课程设计 题目：数字时钟设计 课程：数字电子技术基础 专业：电气工程及其自动化 班级：电气8888班 学号：111712345 姓名：提莫队长 指导教师：年** 蒋** 完成日期： 2013年6月14日
总目录第一部分：任务书 第二部分：课程设计报告 第三部分：设计图纸
第一部分 任 务 书
《数字电子技术基础》课程设计任务书 一、课程设计的目的 本课程是在学完《数字电子技术基础》、《数字电子技术实验》之后，集中一周时间，进行的复杂程度较高、综合性较强的设计课题的实践环节，通过该教学环节，要求达到以下目的： 1.使学生进一步掌握数字电子技术的理论知识，培养学生工程设计能力和综合分析问题、解决问题的能力； 2.使学生基本掌常用电子电路的一般设计方法，提高电子电路的设计和实验能力； 3.熟悉并学会选用电子元器件，为以后从事生产和科研工作打下一定的基础。 二、课程设计的要求 1.设计时要综合考虑实用、经济并满足性能指标要求； 2.必须独立完成设计课题； 3.合理选用元器件； 4.按时完成设计任务并提交设计报告。 三、课程设计进度安排 1、方案设计；(半天) 根据设计任务书给定的技术指导和条件，进行调查研究、查阅参考文献，进行反复比较和可行性论证，确定出方案电路，画出主要单元电路，数据通道，输入、输出及重要控制信号概貌的框图。 2、电路设计：(一天) 根据方案设计框图，并画出详细的逻辑图 3、装配图设计：(半天) 根据给定的元器件，结合逻辑图，设计出电路制作的具体装配图(即绘出组件数量，管脚号以及器件布置的实际位置)。同时配以必要的文字说明。 4、电路制作：(两天) 对选定的设计，按装配图进行装配，调试实验。 5、总结鉴定：(一天) 考核样机是否全面达到现定的技术指标，能否长期可靠地工作，并写出设计总结报。 四、设计题目及内容 1、题目：数字时钟电路 2、内容： （1）具有“时”“分”的数字显示时钟； （2）“秒”不作数字显示，只使“时”和“分”之间“：”间隔闪亮； （3）具有校分和校时功能； （4）具有整点报时功能（59分50秒开始间歇报时）。 五、设计要求 1、用中小型规模集成电路设计出所要求的电路； 2、在实验箱上安装、调试出所设计的电路； 3、部分课题要求用可编程逻辑器件（FPGA/CPLD）设计实现； 4、在EDA编程实验系统上完成硬件系统的功能仿真； 5、写出设计、调试、总结报告。 六、器件与器材
《___数字系统设计___》试卷含答案
,考试作弊将带来严重后果！ 华南理工大学期末考试 《数字系统设计》试卷 1. 考前请将密封线内各项信息填写清楚； 所有答案请直接答在试卷上(或答题纸上)； ．考试形式：开（闭）卷； 本试卷共大题，满分100分，考试时间120分钟 (每小题2分，共16分) 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理 ( C ) CPLD即是现场可编程逻辑器件的英文简称； CPLD是基于查找表结构的可编程逻辑器件； 早期的CPLD是从GAL的结构扩展而来； 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 在VHDL语言中，下列对时钟边沿检测描述中，错误的是( D ) then ...; then ...; then ...; 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确( A ) PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一. 敏感信号参数表中，应列出进程中使用的所有输入信号； 进程由说明部分、结构体部分、和敏感信号参数表三部分组成； 当前进程中声明的信号也可用于其他进程 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：( C ) 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试； 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试。 关于综合，从输入设计文件到产生编程文件的顺序正确的是：(B) ．逻辑综合→高层次综合→物理综合；
EDA课程设计报告(数字电子时钟)
EDA课程设计报告 设计题目：数字时钟的设计 班级：电气工程及其自动化 姓名： 学号： 日期：2014年6月15日
目录 摘要 一、课程设计任务及要求 (3) 1.1实验目的 (3) 1.2功能设计 (4) 二、整体设计思想 (4) 2.1性能指标及功能设计 (4) 2.2总体方框图 (4) 三、详细设计........................................................................................................ 错误！未定义书签。 3.1数字时钟的结构：............................................................ 错误！未定义书签。 3.2控制模块的结构 (5) 3.3.1按键处理模块 (6) 3.3.2定时时钟模块 (6) 3.3.3扫描时钟模块 (6) 3.3.4定时计数模块 (6) 3.3.5显示控制模块 (7) 四、主程序 (7) 五、实验步骤 (14) 5.1工程建立及存盘14 5.2时序仿真14 5.3引脚锁定14 5.4硬件测试15 5.5实验结果15 结束语15参考文献16
EDA技术实现的数字电子时钟设计 作者：指导老师： 摘要 EDA技术在硬件实现方面融合了大规模集成电路制造技术，IC版图设计技术、ASIC测试与封装技术、FPGA /CPLD编程下载技术、自动检测技术等；EDA技术为现代电子理论和设计的表达与实现提供了可能性。在现代技术的所有领域中，纵观许多得以飞速发展的科学技术，多为计算机辅助设计，而非自动化设计。显然，最早进入设计自动化的技术领域之一是电子技术，这就是为什么电子技术始终处于所有科学技术发展最前列的原因之一。不难理解，EDA技术已不是某一学科的分支，或某种新的技能技术，应该是一门综合性学科。它融合多学科于一体，打破了软件和硬件间的壁垒，是计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术合应用激活速的发展方向。 电子时钟以成为人们常生活中数字电子钟一般由振荡器，分频器，译码器，显示器等部分组成。电子时钟的应用非常广泛，应用于人家庭或车站、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来极大的便利，尽管目前市场上以有现成电子时钟集成电路芯片，价格便宜这些都是数字电路中最基本的，应用最广的电路。数字电子钟的基本逻辑功能框图如下：它是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。他的计时装置的周期为24小时，显示满刻度为23时 59分59秒，另外应有校时功能。 关键字：EDA；VHDL语言；电子时钟 一、课程设计任务及要求 1.1实验内容 选用合适的可编程逻辑器件及外围电子元器件。设计一个数字电子钟，利用EDA 软件（QUARTUSⅡ）进行编译及仿真，设计输入可采取VHDL硬件描述语言输入法和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。