CPLD控制数字时钟
宁波技师学院
课程设计
设计题目数字时钟
专业班级07电气(六)1
学生姓名姚珊珊学号35号学生姓名蒋佳娜学号16号
指导教师刘军指导教师陈弢起止日期 2011 年9月3日到 2010 年10月9 日
宁波技师学院电气技术系
二零一一年九月
目录
1引言 (3)
2总体设计方案 (4)
2．1设计要求 (4)
2．2设计目的 (4)
2．3系统框图 (5)
3硬件设计 (7)
3．1 CPLD 的简介 (7)
3．2电源部分 (8)
3．3CPLD外部原理图 (9)
4 CPLD内部原理图设计 (10)
4．1CPLD内部原理总图 (15)
4．2 CPLD写入 (16)
5元件清单 (18)
6 制作和调试 (19)
6. 1制作步骤 (19)
6. 2 调试步骤 (19)
7结论 (20)
8致谢 (21)
9参考文献 (22)
附录1 仿真图 (23)
附录2 CPLD内部原理图 (24)
附录3 PCB图 (25)
附录4 实物图 (26)
1引言
有关钟表的发展过程，大致可以分为三个演变阶段，那就是：一、从大型钟向小型钟演变。二、从小型钟向袋表过渡。三、从袋表向腕表发展。每一阶段的发展都是和当时的技术发明分不开的。时钟的功能也是越来越多，从一开始的简单计时，到现在的定时，闹钟等等。
单片机被广泛运用在工业自动化控制、以其仪器仪表、数据采集、通讯及家用电器等领域。单片机，以其与通用微机完全不同的发展模式，不断满足工业测控、恶劣环境下可靠运行的要求。单片机已成为现代领域中不可缺少的重要角色。
单片机发展速度十分迅速，速度更快、功能更强的16位、32位单片机已陆续问世，但8位机，特别是新一代高档8位机具有优异的性能，已能满足大部分单片机应用领域的需要，另外，它还具有可靠性、外围芯片配套、系统构成简单、应用软件丰富、技术成熟、开发运用方便等优点，单片机运用中仍有一定的市场。
在这次的课程设计中我们用51单片机设计了一个数字时钟，其包括计时和校正。我们通过共阴德数码管来显示，时，分，秒。定时则用四个按键，分别为设置，加1，减1，和复位。
2总体设计方案
2．1设计要求
1．计时以数字形式显示小时，分钟，秒。
2．小时的计时要求为24进制，分秒要求为60进制。3．具有校时，校分，校秒，功能。
4. 校正具有加与减功能。
2．2设计目的
1.巩固单片机理论知识。
2.熟悉单片机指令的运用。
3.熟悉单片机各种功能例如中断。
4.掌握各类芯片的功能例如74LS138。
5.掌握和学习MEDWIN软件。
6.掌握和学习ISIS Pr0fessional软件。
2．3系统框图
50MHZ是由有源晶振本身自带的，但我们需要的是标准1HZ的信号。因此，我们就运用了分频。首先用5分屏把信号分成10MHZ，再三个用100分频分成一个标准的1HZ。把这个脉冲信号输入到记数器当中。脉冲是先加入到秒记数器，而其进位时给下一个记数器作为脉冲，依此类推到小时。记数器有脉冲输入后便开工作，输出再通过译码驱动加给数码管。数码管就开始显示数字。例如：脉冲加入到秒记数器的各位数当中，741160工作，从0000开始加记数一直到1001，进位给秒记数器的十位数。此时数码管显示的是10。以这样的状态加到数码管显示59，再进位给分记数的个位，进行记数。个位的进位给十位，再推到小时的个位器个位在进位给十位。数字时钟就这样一直工作，给我们显现一个时间。
3硬件设计
3.1 CPLD 的简介
CPLD主要是由可编程逻辑宏单位（MC,MACRO CELL）围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块互连所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构持续不完全预测的缺点。
CPLD复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件相对而言规模大结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法。生成相应的目标文件，通过下载电缆将代码传输到目标芯片中实现设计的数字系统。20世纪70年代，最早可编程逻辑器件PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成，因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷。20世纪80年代中期，推出了复杂可编程逻辑器件CPLD。目前应用已深入网络仪器仪表、汽车电子、数控机床、航天测控等方面。
它的特点：它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具
先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。
CPLD芯片一共有100个管脚，其中真正可以使用的管脚只有80左右，因为在芯片中需要接VCC、接GND、接电源、接JATG、接各类点需要20左右，其中还有一些管脚不能进行使用，在根据芯片的管脚指示图所示，进行对各个管脚的作用理解，例如有3.3V 电源口、GND口、VCC口、JATG口等。
经过数电的学习，为提高自己的知识，所以本次课程设计我们也应用了CPLD。3.2电源部分
CPLD芯片EPM240T100C5不能在5V电压下工作，需要3.3V的工作电源电压，本设计采用电源稳压块AMS1117为CPLD将5V电压转换成3.3V。电源电路原理图如下所示。
3．3CPLD外部原理图
4CPLD内部原理图设计
1．1HZ信号源
由于芯片本身带有50MHZ的有源晶振，不能直接加到计数器的CLK端，所以我门要用分频电路，本次分频电路我门运用了74160芯片。图2-1就是74160的介绍，表2-1为74160的功能表。
图2-1
QA QB QC QD 为输出信号
A B C D 为输入信号
LDN 为预置数控制端
ENT ENP 为计数控制
CLRN为置零端
CLK R D’ LD’EP ET 工作状态
X
X
X
1
1
1
1
X
1
1
1
X X
X X
0 1
X 0
1 1
置零
预置数
保持
保持（但C=0）
记数EP,ET为高电平有效，当接高电平时74160做加计数，LDN和CLRN为底电平有效，当接入底电平时电路置数或置零。时钟要精确的计时，需要标准1HZ的脉冲，我们要将50MHZ分为1HZ的脉冲，先将50MHZ通过一个5分频电路变为10MHZ，再通过3个100分频的电路变为1HZ加到记数器的脉冲端。图2-3就是我们CPLD分频电路的原理图
图2-3
2．计数器
本次时钟我们要用74160，74160为10进制的计数器，功能详见图3-1。
数字钟计时周期为24小时，因此必须设置24小时计数器，它应由模为60的秒计数器、模为60的分计数器及模为24的时计数器组成。
经过分频器得到的1HZ的秒脉冲信号被送到计时电路，计时电路由六级计数器构成。
完成“时”、“分”、“秒”计数。其中“秒”、“分”计数均为六十进制，“时”为二十四进制。即当计数状态达到所需状态后，译码，显示。“分”、“秒”计数电路是六十进制计数器，我们采用两只十进制计数器74160，通过与非门加到前一级74160CLK端来实现进位，与清0，为“0110”时，进位输出1。图2-4为CPLD内部原理图。
74LS160实现六十进制计数
3．译码显示
7447芯片的介绍，图2-6为7447的外部原理图。
图2-6
A B C D输入信号
A b c d e f G输出信号
LTN 测试端
RBIN灭零输入端
BIN、RBON灭零输出端
图2-7
时、分、秒均为数字显示，需要由计数器经译码器驱动数码管实现。
显示器件选用发光二极管数码管，因为7447只驱动共阳数码管，所以选用共阳数码管，高电平输出译码器驱动共阴数码管。7447的管脚排列如图所示。该器件输入信号为BCD码，输出端为a、b、c、d、e、f、g共7线，另有3条控制线LE、RBI、RBO
BI。
/
LE端为测试端。在BI端接高电平的条件下，当LE=0时，无论输入端A、B、C、D为何值，a～g输出全为高电平，使7段显示器件显示“8”字型，此功能用于测试器件。RBI 端为灭零输入端。在LE=1，1
BI=条件下，当输入A、B、C、D=0000时，输出a～g全为低电平，可使共阳LED显示器熄灭。但当输入A、B、C、D不全为零时，仍能正常译码输出，使显示器正常显示。BI端为消隐输入端。该输入端具有最高级别的控制权，当该端为低电平时，不管其他输入端为何值，输出端a～g均为低电平，这可使共阳显示器熄灭。另外，该端还有第二功能——灭零信号输出端，记为RBO。当该位输入的A、B、C、D=0000且0
RBI=时，此时RBO输出低电平；若该位输入的A、B、C、D不等于零，则RBO输出高电平。若将RBO与RBI配合使用，很容易实现多位数码显示时的灭零控制。例如对整数部分，将最高位的RBI接地，这样当最高位为零时“灭零”，同时该位RBO输出低电平，使下一位的RBI为低电平，故也具有“灭零”功能；而对于小数部分, 应将最低位的RBI接地，个位的RBI端悬空或接高电平，低位的RBO接至高位的RBI。图2-8为CPLD内部原理图。
图2-8
4．校时电路
为使数字钟的走时与标准时间一致，校时电路必不可少。
由门电路和开关等组成。该校准电路可以用来实现校时、校分、校秒，正常工作时左边开关按下，输出高电平，输出低电平，正常输入信号通过和输出，加到个位计数器的CP脉冲端。作为校“时”电路时正常输入信号时“分”进位信号，校准信号可以用秒脉冲信号，需要校准时将右边开关按下，校准信号（秒脉冲）就可以送到时个位计数器的计数输入端。“分”校准和“秒”校准的道理与“时”校准是相同的，只是输入信号不同。“分”校准电路的正常输入是“秒”进位信号，校准输入也是秒脉冲，“秒”校准电路的正常输入是秒脉冲。当调到需要的数字后，拨动开关，计数器能继续正常工作。
5．CPLD内部原理总图
6 CPLD写入
根据芯片的角进行定义，必须要搞清楚其编号，要是搞混了避讳出现错误。clk1Location PIN_40
clk2 Location PIN_48
pin_name25 Location PIN_29
pin_name26 Location PIN_34
clk3 Location PIN_42
pin_name21 Location PIN_30
pin_name22 Location PIN_28
pin_name23 Location PIN_35
pin_name24 Location PIN_33
pin_name27 Location PIN_36
pin_name28 Location PIN_4
pin_name29 Location PIN_2
pin_name32 Location PIN_14
pin_name33 Location PIN_16
pin_name34 Location PIN_18
pin_name35 Location PIN_6
pin_name36 Location PIN_8
pin_name37 Location PIN_7
pin_name38 Location PIN_12
pin_name39 Location PIN_15
pin_name40 Location PIN_17
pin_name41 Location PIN_19
pin_name Location PIN_49
pin_name42 Location PIN_5
pin_name43 Location PIN_3
pin_name44 Location PIN_88
pin_name45 Location PIN_86
pin_name46 Location PIN_96
pin_name47 Location PIN_98
pin_name48 Location PIN_100
pin_name49 Location PIN_90
pin_name50 Location PIN_92
PIN_kaiguanshuchu Location PIN_62
pin_kaiguanshuru Location PIN_56
pin_name51 Location PIN_83pin_name52 Location PIN_85
5元件清单
6 制作和调试
6.1制作步骤
1 、查阅相关资料，确定课题名称
2 、进行程序的改写和电路仿真的实验
3 、仿真成功之后里涌PROTLE进行电路的绘制并绘制PCB印刷电路板
4 、制作印刷电路板
5 、制作整个电路的实物，将所有的元器件焊接上去
6 、将程序烧写到芯片里面
7 、进行调试
8 、书写论文报告
6.2 调试步骤
1 、先将程序烧写到芯片
2 、将电路板接入5v电压
3 、调整其电路板，数码管开始显示数字
4 、进位时前的数字不是59，有点乱码
5 、查看仿真图，没错误，再查看CPLD内部原理图，发现有些线连错，改正错误
6 、再次通电调试，又发现数码管缺码。量其对应角，发现是通的。按动芯片数码
管，缺角部分亮了，原来是芯片未插好。
7 、再次通电调试，看其是否正常工作，发现其记数时不是正常规律，还得检查CPLD
内部原理图是否又将线连错，在与仿真图仔细对比后找到错误点，将其改正。
8 、基本功能完成，只是数码管会忽然缺码，这跟芯片本身有点联系。
9 、电路板正常工作算完成
7结论
本设计方案基本上达到了设计的要求，通过调试，电路能够正常地运行。由何银辉制作，郑珂君岑哲鑫帮助，姚珊珊负责写报告。这也是我们一组大家合心协力的结果。
数字钟的硬件设计成为数字电子技术课程设计传统的课题之一，其生命力就在于知识的综合化。这样的设计课题虽小却是一个完整的系统，知识覆盖面广，开拓了我们的视野；综合能力要求高，凋动了我们本身的潜力．既拓展了理论所学，又强化了实践技能。如时钟部分选用石英晶振电路而后分频则更为精确。但我们必须让学生明白，它只是课程设计。从产品设计的角度说，既不廉价，也不省事；从数字钟设计方法看，通过对适当规模的CPLD器件心实现：在EWB环境中也可实现对数字钟的仿真。硬什设计仍很必要。既做就要尽可能做好。
第一次课程设计即将结束，在这次实习中，我们学到很多。也因为这次课程设计让我们有机会学习到了一个新的软件----CPLD。这个软件的运用让我们的电路的体积缩小了许多，我们从此也感受到了科技的发达给我们带来的方便。不过要用好这个软件，还需数电的基本为底，我们的前提是先将仿真图成功后才能。
制作与调试相比较，调试相对而言就困难的多，出现问题了必须根据原理推论，找到问题所在，并给及解决。这对我们的总体思路的理顺有一定的帮助。
我们相信在下一次的制作，我们会做的更好，更成熟。期待着下一次的挑战。
基于xilinx仿真 数字电子时钟的VHDL设计
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各模块程序 秒模块： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity second is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; semin : in STD_LOGIC; enmin : out STD_LOGIC; daout : out STD_LOGIC_VECTOR (6 downto 0)); end second; architecture Behavioral of second is signal count:std_logic_vector(6 downto 0); signal enmin_1,enmin_2:std_logic; begin daout<=count; enmin_2<=(semin and clk); enmin<=(enmin_1 or enmin_2); process(clk,reset,semin) begin if(reset='0')then count<="0000000"; enmin_1<='0'; elsif(clk'event and clk='1')then
FPGACPLD数字电路设计经验
FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
基于FPGA的数字钟设计
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Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
数字系统设计
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多功能数字钟的VHDL设计
毕业设计论文 多功能数字钟的VHDL设计 系 xxxxxxxxxxxxxxxxx 专业 xxxxxxxxxxxxx 学号 xxxxxxxxxxx 姓名 xxxxxxx 班级 xxxxxxxxxxxx 指导老师 xxxxxxxxxx 职称 指导老师职称 毕业设计时间 2009年11月——2010年1月
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
(完整word版)数字系统设计试卷2012A卷
中国矿业大学2012～2013学年第一学期 《数字系统设计基础》试卷（A）卷 考试时间：100 分钟考试方式：闭卷 学院_________班级_____________姓名___________学号____________ 一、选择题（20分，每题2分） 1.不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法错误的是_________ A. PROCESS为一无限循环语句(执行状态、等待状态) B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于VHDL以下几种说法错误的是___________ A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL程序中是区分大小写的 D.结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于______引起的。 A. 电路中存在延迟 B.电路不是最简 C. 电路有多个输出 D.电路中使用不同的门电路 6. 下列关于临界路径说法正确的是___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于FPGA和CPLD的区别说法正确的是___________ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑
根据QuartusII软件的数字时钟设计
实验名称：数字时钟设计 姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩： 一、实验目的 1.掌握各类计数器及它们相连的设计方法； 2.掌握多个数码管显示的原理与方法； 3.掌握模块化设计方式； 4.掌握用VHDL语言的设计思想以及整个数字系统的设计。 二、实验内容 1. 设计要求 1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。 2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2. 性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。 4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。 5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。 3. 系统方框图
三、设计原理和过程 3.1 硬件设计 本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录) 3.2 软件设计 3.2..1 程序包my_pkg的设计说明 为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。下面列出my_pkg组件包的代码。library ieee; use ieee.std_logic_1164.all; package my_pkg is component div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic; f1hz : out std_logic); end component; component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic; one :buffer std_logic_vector(3 downto 0); ten :buffer std_logic_vector(3 downto 0); full:out std_logic; dout:buffer std_logic_vector(7 downto 0)); end component; component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;
数字系统设计-参考模板
第一次作业 1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？ 答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。 1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？ 答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？
答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.4 什么叫可编程逻辑器件(简称 PLD)？ FPGA 和 CPLD 的中文含义分别是什么？国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称 PLD)是一种由用户编程以实现某种 逻辑功能的新型逻辑器件。 FPGA 和 CPLD 分别是现场可编程 门阵列和复杂可编程逻辑器件的简称。国际上生产 FPGA/CPLD 的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列 等，可用门数为 1200～18 000；Altera 公司的 CPLD 器件有
基于VHDL语言实现数字电子钟的设计
基于VHDL语言实现数字电子钟的设计 一．设计要求： 1、设计内容 选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS Ⅱ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法）和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。 2、设计要求 （1）具有时、分、秒计数显示功能。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）小时为十二小时制。 二．实验目的： 1.通过这次EDA设计中，提高手动能力。 2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。 3.掌握多位计数器相连的设计方法。 4.掌握十进制，六进制，二十四进制计数器的设计方法。 5.继续巩固多位共阴极扫描显示数码管的驱动，及编码。 6.掌握扬声器的驱动。 7.LED灯的花样显示。 8.掌握CPLD技术的层次化设计方法 三.实验方案： 数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA 课程设计指导书，现有以下方案： 1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码
输出口，扫描用于显示的六个数码管的输出口。 2.底层文件分为： （1）时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。 （2）显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。 （3）报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。 （4）采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比较适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描,LED数码管价格适中,对于显示数字最合适,但无法显示图形文字，在显示星期是也只能用数字表示，而且采用动态扫描法与单片机连接时,在编程时比较复杂。所以也不采用了LED数码管作为显示。采用LCD液晶显示屏,液晶显示屏的显示功能强大,可显示文字,图形,显示多样,清晰可见,所以在此设计中采用LCD液晶显示屏。 四．实验原理： 1. 实验主控系统原理图： 模块设计原理图：
EDA数字钟设计
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了
CPLD技术设计数字时钟电子报告.doc
CPLD技术设计数字时钟电子报告课程设计设计题目数字电路专业班级07电气六2班学生姓名学号学生姓名学号指导老师起止日期2010年1月8日到2010年1月19日电气技术系二零一零年十二月目录1、摘要······································3 2、系统结构··································3 3、获取脉冲信号的方法························4 3.1、霍尔传感器······························4 3.2、光电传感器······························6 3.3、光电编码器······························7 4、硬件连接图及原理··························9 5、仿真······································10 6、PROTEL DXP原理图·························11 7、PCB 图···································13 8、CPLD芯片实物图·························14 9、硬件调试结果··························14 10、CPLD内部原理图·························14 11、课程设计实物图························16 12、元件清单································17 13、谢词····································18 摘要数字时钟是我们在生活中经常要用到的是生活中不可缺少的，学会使用CPLD 技术设计数字时钟具有很重要的意义，可以大大的节省成
cpld数字时钟设计程序
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity clock is port( clk : in std_logic; rst : in std_logic; inc_min : in std_logic; sub_min : in std_logic; inc_hour : in std_logic; sub_hour : in std_logic; inc_day : in std_logic; sub_day : in std_logic; bao: out bit; set_time : in std_logic; sel : out std_logic_vector(2 downto 0); q : out std_logic_vector(7 downto 0)); end clock; architecture Behavioral of clock is signal sec_counter1:std_logic_vector(3 downto 0); signal sec_counter2:std_logic_vector(3 downto 0); signal min_counter1:std_logic_vector(3 downto 0); signal min_counter2:std_logic_vector(3 downto 0); signal hour_counter1:std_logic_vector(3 downto 0); signal hour_counter2:std_logic_vector(3 downto 0); signal day_counter1:std_logic_vector(3 downto 0); signal day_counter2:std_logic_vector(3 downto 0); signal dingshi:std_logic_vector(15 downto 0); signal divcounter : std_logic_vector(27 downto 0); signal div_clk : std_logic; signal scancounter : std_logic_vector(10 downto 0); signal scan_clk : std_logic; signal scan_out : std_logic_vector(2 downto 0); signal secseg1,secseg2,minseg1,minseg2,hourseg1,hourseg2,dayseg1,dayseg2:std_logic_vector(7 downto 0); begin --计数时钟，对外部输入时钟分频，此处只适用于仿真，实际进行时间计数时，分频后时钟应该满足1HZ。
数字系统设计
东南大学自动化学院 《数字系统课程设计》 专业综合设计报告 姓名：_________________________ 学号: 专业：________________________ 实验室: 组别：______________________同组人员： 设计时间：年月日 评定成绩： _____________________ 审阅教师:
一.课程设计的目的与要求 二.原理设计 三.架构设计 四.方案实现与测试 五.分析与总结
专业综合设计的目的与要求（含设计指标） 主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过， 在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行；绿灯允许通行；黄 灯亮则给行驶中的车辆有时间行驶到禁行线之外。 主干道和乡村公路都安装了传感器， 检测 车辆通行情况，用于主干道的优先权控制。 设计任务与要求 （1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。 （2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通 行，让乡村公路通行。主干道最短通车时间为 25s 。 （3）当乡村公路和主干道都有车时，按主干道通车 25s ，乡村公路通车 16s 交替进行。 （ 4）不论主干道情况如何，乡村公路通车最长时间为 16s 。 （5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮 5s 时间的黄灯作为过渡。 （6）用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极 管作交通灯。 要求显示时间，倒计时。 . 原理设计（或基本原理） HDL 语言，用ONEHOTI 犬态机编码表示交通灯控制器的四个状态（状态 0010，状态三： 0100，状态四： 1000）： 设置两个外部控制条件：重置（ set ）；乡村干道是否有车（ c —— c=1 表示无车； c=0 表示有 车） 设置一个内部控制条件： 时间是否计满 （ state —— state=0 表示计数完成； state=1 表示计 数没有完成） 本设计采用 Verilog ： 0001，状态二： 主干道红灯，显示 5 秒；乡村干道黄灯，显示 5 秒——（ 0001） 主干道红灯，显示 21 秒；乡村干道绿灯，显示 16 秒——（ 0010） 主干道黄灯，显示 5 秒；乡村干道红灯，显示 5 秒——（ 0100） 主干道绿灯，显示 25 秒；乡村干道红灯，显示 30 秒——（ 1000）
数电模电数字时钟设计
扬州大学能源与动力工程学院本科生课程设计 题目：数字时钟设计 课程：数字电子技术基础 专业：电气工程及其自动化 班级：电气8888班 学号：111712345 姓名：提莫队长 指导教师：年** 蒋** 完成日期： 2013年6月14日
总目录第一部分：任务书 第二部分：课程设计报告 第三部分：设计图纸
第一部分 任 务 书
《数字电子技术基础》课程设计任务书 一、课程设计的目的 本课程是在学完《数字电子技术基础》、《数字电子技术实验》之后，集中一周时间，进行的复杂程度较高、综合性较强的设计课题的实践环节，通过该教学环节，要求达到以下目的： 1.使学生进一步掌握数字电子技术的理论知识，培养学生工程设计能力和综合分析问题、解决问题的能力； 2.使学生基本掌常用电子电路的一般设计方法，提高电子电路的设计和实验能力； 3.熟悉并学会选用电子元器件，为以后从事生产和科研工作打下一定的基础。 二、课程设计的要求 1.设计时要综合考虑实用、经济并满足性能指标要求； 2.必须独立完成设计课题； 3.合理选用元器件； 4.按时完成设计任务并提交设计报告。 三、课程设计进度安排 1、方案设计；(半天) 根据设计任务书给定的技术指导和条件，进行调查研究、查阅参考文献，进行反复比较和可行性论证，确定出方案电路，画出主要单元电路，数据通道，输入、输出及重要控制信号概貌的框图。 2、电路设计：(一天) 根据方案设计框图，并画出详细的逻辑图 3、装配图设计：(半天) 根据给定的元器件，结合逻辑图，设计出电路制作的具体装配图(即绘出组件数量，管脚号以及器件布置的实际位置)。同时配以必要的文字说明。 4、电路制作：(两天) 对选定的设计，按装配图进行装配，调试实验。 5、总结鉴定：(一天) 考核样机是否全面达到现定的技术指标，能否长期可靠地工作，并写出设计总结报。 四、设计题目及内容 1、题目：数字时钟电路 2、内容： （1）具有“时”“分”的数字显示时钟； （2）“秒”不作数字显示，只使“时”和“分”之间“：”间隔闪亮； （3）具有校分和校时功能； （4）具有整点报时功能（59分50秒开始间歇报时）。 五、设计要求 1、用中小型规模集成电路设计出所要求的电路； 2、在实验箱上安装、调试出所设计的电路； 3、部分课题要求用可编程逻辑器件（FPGA/CPLD）设计实现； 4、在EDA编程实验系统上完成硬件系统的功能仿真； 5、写出设计、调试、总结报告。 六、器件与器材
《___数字系统设计___》试卷含答案
,考试作弊将带来严重后果！ 华南理工大学期末考试 《数字系统设计》试卷 1. 考前请将密封线内各项信息填写清楚； 所有答案请直接答在试卷上(或答题纸上)； ．考试形式：开（闭）卷； 本试卷共大题，满分100分，考试时间120分钟 (每小题2分，共16分) 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理 ( C ) CPLD即是现场可编程逻辑器件的英文简称； CPLD是基于查找表结构的可编程逻辑器件； 早期的CPLD是从GAL的结构扩展而来； 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 在VHDL语言中，下列对时钟边沿检测描述中，错误的是( D ) then ...; then ...; then ...; 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确( A ) PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一. 敏感信号参数表中，应列出进程中使用的所有输入信号； 进程由说明部分、结构体部分、和敏感信号参数表三部分组成； 当前进程中声明的信号也可用于其他进程 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：( C ) 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试； 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试。 关于综合，从输入设计文件到产生编程文件的顺序正确的是：(B) ．逻辑综合→高层次综合→物理综合；
EDA课程设计报告(数字电子时钟)
EDA课程设计报告 设计题目：数字时钟的设计 班级：电气工程及其自动化 姓名： 学号： 日期：2014年6月15日
目录 摘要 一、课程设计任务及要求 (3) 1.1实验目的 (3) 1.2功能设计 (4) 二、整体设计思想 (4) 2.1性能指标及功能设计 (4) 2.2总体方框图 (4) 三、详细设计........................................................................................................ 错误！未定义书签。 3.1数字时钟的结构：............................................................ 错误！未定义书签。 3.2控制模块的结构 (5) 3.3.1按键处理模块 (6) 3.3.2定时时钟模块 (6) 3.3.3扫描时钟模块 (6) 3.3.4定时计数模块 (6) 3.3.5显示控制模块 (7) 四、主程序 (7) 五、实验步骤 (14) 5.1工程建立及存盘14 5.2时序仿真14 5.3引脚锁定14 5.4硬件测试15 5.5实验结果15 结束语15参考文献16
EDA技术实现的数字电子时钟设计 作者：指导老师： 摘要 EDA技术在硬件实现方面融合了大规模集成电路制造技术，IC版图设计技术、ASIC测试与封装技术、FPGA /CPLD编程下载技术、自动检测技术等；EDA技术为现代电子理论和设计的表达与实现提供了可能性。在现代技术的所有领域中，纵观许多得以飞速发展的科学技术，多为计算机辅助设计，而非自动化设计。显然，最早进入设计自动化的技术领域之一是电子技术，这就是为什么电子技术始终处于所有科学技术发展最前列的原因之一。不难理解，EDA技术已不是某一学科的分支，或某种新的技能技术，应该是一门综合性学科。它融合多学科于一体，打破了软件和硬件间的壁垒，是计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术合应用激活速的发展方向。 电子时钟以成为人们常生活中数字电子钟一般由振荡器，分频器，译码器，显示器等部分组成。电子时钟的应用非常广泛，应用于人家庭或车站、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来极大的便利，尽管目前市场上以有现成电子时钟集成电路芯片，价格便宜这些都是数字电路中最基本的，应用最广的电路。数字电子钟的基本逻辑功能框图如下：它是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。他的计时装置的周期为24小时，显示满刻度为23时 59分59秒，另外应有校时功能。 关键字：EDA；VHDL语言；电子时钟 一、课程设计任务及要求 1.1实验内容 选用合适的可编程逻辑器件及外围电子元器件。设计一个数字电子钟，利用EDA 软件（QUARTUSⅡ）进行编译及仿真，设计输入可采取VHDL硬件描述语言输入法和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。