锁相环原理及其时钟配置
锁相环原理及其时钟配置
2011-03-07 22:17:17| 分类：飞思卡尔智能车|字号大中小订阅
MCU 的支撑电路一般需要外部时钟来给MCU 提供时钟信号，而外部时钟的频率
可能偏低，为了使系统更加快速稳定运行，需要提升系统所需要的时钟频率。这就得用到锁相环了。例如MCU 用的外部晶振是16M 的无源晶振，则可以通过锁相环PLL 把系统时钟倍频到24M，从而给系统提供更高的时钟信号，提高程序的运行速度。51 单片机，A VR
单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。而XS128 内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提供，当然，还有由XS128 内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时，内部时钟电路就起作用了，也就是自时钟模式）。
锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得
用到。下面记一下怎样配置锁相环来设定想要的系统时钟。
锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP 都属于系统时钟
与复位CRG 中的模块，固前面用到的寄存器，这里有些会再用到。
在程序中配置锁相环的步骤如下：
第一、禁止总中断；
第二、寄存器CLKSEL 的第七位置0，即CLKSEL_PLLSEL=0。选择时钟源为外
部晶振OSCCLK，在PLL 程序执行前，内部总线频率为OSCCLK/2。
CLKSEL_PLLSEL=0 时，系统时钟由外部晶振直接提供，系统内部总线频率
=OSCCLK/2（OSCCLK 为外部晶振频率）。CLKSEL_PLLSEL=1 时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK 为锁相环倍频后的频率）。
第三、禁止锁相环PLL，即PLLCTL_PLLON=0。
当PLLCTL_PLLON=0 时，关闭PLL 电路。当PLLCTL_PLLON=1 时，打开PLL
电路。
第四、根据想要的时钟频率设置SYNR 和REFDV 两个寄存器。
SYNR 和REFDV 两个寄存器专用于锁相环时钟PLLCLK 的频率计算，计算公
式是：
PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)
其中，PLLCLK 为PLL 模块输出的时钟频率；OSCCLK 为晶振频率；SYNR、REFDV 分别
为寄存器SYNR、REFDV 中的值。这两个寄存器只有在PLLSEL=0 时才能够写入（这里就是第二步的设置原因所在了）。
第五、打开PLL，即PLLCTL_PLLON=1。
第六、CRGFLG_LOCK 位，确定PLL 是否稳定。
当锁相环PLL 电路输出的频率达到目标频率的足够小的误差范围内时，LOCK
位置1，此时说明PLLCLK 已经稳定，可以作为系统的时钟了。该位在正常情况下为只读位。第七、PLLCLK 稳定后，允许锁相环时钟源PLLCLK 为系统提供时钟，即
CLKSEL_PLLSEL=1。
到这里，锁相环的设置就完毕了。
如果想更灵活地配置系统时钟，就还得用到下面的寄存器了，下面逐一说说：
1、CRGFLG_LOCKIF 锁相环的中断标志位。当系统时钟因为稳定或不稳定而
导致LOCK 位（上面已提到）变化时，该位置1。此时，如果CRGINT_LOCKIE=1，则产生中断。CRGINT_LOCKIE=1 时，则允许产生锁相环锁定中断。CRGINT_LOCKIE=0 时，则不允许。
2、CLKSEL_PLLWAI 是等待模式PLL 停止位。当CLKSEL_PLLWAI=1 时，系统
进入等待模式时，锁相环PLL 停止工作。当CLKSEL_PLLWAI=0 时，系统进入等待模式时，
锁相环PLL 仍然工作。
下面顺便说一下与自时钟模式相关的几个寄存器：
CRGFLG_SCMIF 自时钟模式中断标志位。当SCM 位变化时，该位置1。此时，
如果CRGINT_SCMIE=1，则产生中断。
CRGFLG_SCM 自时钟模式状态位。当晶振频率不稳定时，该位置1，系统会
进入自时钟模式，系统的时钟将由自时钟模式下的时钟提供。
CRGINT_SCMIE 自时钟模式中断的使能位。当CRGINT_SCMIE=1 时，允许产
生自时钟模式中断。当CRGINT_SCMIE=0 时，不能产生自时钟模式中断。
PLLCTL_SCME 自时钟模式使能位。在自时钟模式下，该位不能被清0。
PLLCTL_SCME=1 时，晶振时钟失灵系统将强制进入自时钟模式。当PLLCTL_SCME=0 时，晶振失灵将导致时钟监控器复位。
下面附一条锁相环的初始化程序;
void MCUInit()
{
DISABLE_INTERRUPTS; //(1)禁止总中断
CLKSEL &= 0x7f; //(2)CLKSEL 的第7 位置0，选择系统时钟源为OSCCLK
PLLCTL &= 0xbf; // (3)禁止PLL , PLLCTL.6(pllon)设为0;先关闭PLL
SYNR = 0x01; //(4)根据需要的时钟频率设置SYNR 和REFDV 寄存器
REFDV = 0x00;
PLLCTL |= (1<<6); //(5)打开PLL , PLLCTL.6(pllon)设为1;开PLL
while (( CRGFLG&0x08) == 0x00); //(6)通过判断LOCK 位，
//确定PLL 是否稳定
CLKSEL |= (1<<7); //(7)时钟频率稳定后，允许锁相环时钟源作为系统时钟源；
//本句执行后:BusClock=PLLCLK/2
}
飞思卡尔锁相环
备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频 单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY 这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0 即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率) 在PLL(锁相环)程序执行前 内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR 时钟合成寄存器 、REFDV 时钟分频寄存器 、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令 使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构 VCOFRQ[1:0]控制压控振动器VCO的增益 默认值为00 VCO的频率与VCOFRQ[1:0]对应表
锁相环基本原理及其应用
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
锁相环的基本原理和模型
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
锁相环原理及应用
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
基于锁相环的频率合成器..
综合课程设计 频率合成器的设计与仿真
前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。
PLL锁相环时钟设定
PLL锁相环时钟设定 未配置锁相环时(OSCCLK_PLLSEL=0)： 总线频率=外部晶振频率(OSCCLK)/2 配置锁相环时(OSCCLK_PLLSEL=1): 系统时钟由锁相环提供，总线频率=倍频后频率(PLLCLK)/2 时钟频率计算方法 Fvco=2*Fosc*（SYNDIN+1）/（REFDIV+1） Fpll=Fvco/（2*POSTDIV）当POSTDIV=0时，Fpll=Fvco Fbus=Fpll/2 CRGFLG_LOCK==1时，说明PLLCLK稳定，可输出。 锁相环从设定到稳定需要时间，故期间应加几条空语句。 例程： void CLK_Init(void) { CLKSEL=0x00; //选择OSCCLK为系统时钟源16M PLLCTL_PLLON=1; //开启锁相环，锁相环电路允许 //频率设定80M时 SYNR = 0xc0 | 0x09; REFDV = 0x80 | 0x01; POSTDIV = 0x00; // PLLCLOCK=2*osc*(1+SYNR)/(1+REFDV)=160MHz; _asm(nop);_asm(nop); while(!CRGFLG_LOCK); // 时钟频率已稳定，锁相环频率锁定CLKSEL_PLLSEL=1; //使能锁相环时钟 }
PWM模块 PWME：PWM允许寄存器，置1时允许输出。 PWMPOL：极性寄存器。置1时首先输出高电平。 2、3、6、7、置1时clock SB 作为时钟源，置0时clock B作为时钟源 PWMCAE：居中对齐允许寄存器，只有当通道输出禁止时才能设置此寄存器置1时为居中对齐，置0时左对齐 PWMSCLA：比例因子寄存器A；用于提供clock SA的比例因子 Clock SA的时钟频率= clock A/（2*PWMSCLA）当PWMSCLA为0时比例因子默认为256. CLOCKSB 计算方法类似，寄存器为PWMSCLB。PWMCNTx：通道计数寄存器，一般设置值为0x00； PWMPERx：周期寄存器； 左对齐时周期计算方法：PWMxPeriod=指定时钟周期乘以PWMPERx的值居中对齐时=指定时钟周期乘PWMPERx的值再乘2；
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
完整版锁相环工作原理.doc
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
菜鸟学arm之arm时钟系统与锁相环的学习(基于arm7内核)
ARM7内核的时钟系统与锁相环（PLL） ——基于LPC2103(arm7内核)的讲解 注：该内容适用于大部分arm7内核的芯片 By：小飞胡 Q1906723068
概述：学过51单片机的孩子都知道单片机的时钟频率这个概念，也经常根据频率来做一些定时方面的实验。是的，51的时钟系统是比较简单的，芯片的时钟频率就等于外部所接晶振的频率，而一个机器周期又等于12个时钟周期，即6拍。关于51的时钟内容就这么多，关系也很清楚，所以很容易就可以使用。但对于arm芯片来说，时钟系统是比较复杂的，它有一个专门的时钟管理的部件。由于arm芯片要求CPU高速工作，但芯片的各个外设又不能速度太快，可见直接把所有部件的时钟同一为单一时钟源显然不合适，有时芯片又要根据不同的工作来改变不同的时钟频率，这就要求芯片内部的时钟是可以认为设定的。但芯片外接的时钟源或晶振的值一般都是确定的，这怎么解决，下边我要讲的就是这个问题。 我们先来了解一下arm7的晶体振荡器，以LPC系列的为例，其他型号的芯片可以详细查阅相关资料。 晶体振荡器输入端XTAL1可接受1MHz--50MHz占空比为50%的时钟信号，内部振荡电路支持1MHz--30MHz的外部晶体。如果片内PLL系统或引导装载程序被使用，输入时钟将被限制到10MHz-- 25MHz,先看一个图 振荡器输出频率称为Fosc,ARM处理器时钟频率成为cclk.除非使用PLL，否则Fosc和cclk的值相同。 振荡器可以工作在两种模式下：从属模式和振荡模式。
从属模式下，输入时钟信号与一个100pf相连，其幅值不少于200mVrms,X2管脚不连接。如果选用从属模式，Fosc信号的频率被限制在1MHz--50MHz。如果器件振荡器工作在振荡模式，Fosc时钟被限制在1MHz--30MHz。 注：以上的一些数值会因不同的型号而不尽相同，具体的数值要根据具体型号的芯片数据手册确定，这里我只是要让你明白其原理与思想。其实很多事重要的都是想法，只要想法是对的，剩下的就只是去把想法给变为实际行动了，这是比较简单的。
锁相环在频率调制与解
1 引言 锁相环(pll)是一种能跟踪输入信号相位的闭环自动控制系统。它在无线电技术的各个领域都得到了广泛的应用。集成环路部件以其低成本、性能优良、使用简便而得到了青睐。它在频率调制与解调、频率合成、电视机彩色副波提取、fm立体声解码、遥控系统、频率的编码和译码等诸多方面均得到了利用。本文介绍了集成锁相环cd4046在频率的调制与解调方面的应用。 2 集成锁相环cd4046介绍 2.1 cd4046结构及性能特点 它的内部结构框图如图1所示。 它是低功耗cmos型、多功能数字环。主要参数如下:(1)工作电压3v-18v;(2)静态工作电流(15端开路)10ua;(3)最高工作频率为1.2mhz;(4)稳压管稳定电压4.45v-6.15v。它含有两个相位比较器p c?与pcii。pc?要求输入信号为方波，pcii则无此要求，有一个压控(频率)振荡器vco。在两个相位比较器的输入端有一个前置放大器，可把100mv的微弱信号变为满电平的方波脉冲。a2是低滤波器输出缓冲放大器。cd4046采用16线双列直插式封装，各管脚功能如附表所示:
图1 cd4046内部结构框图 2.2 cd4046构成频率调制与解调电路的工作原理 当从9脚输入音频信号时，从4端可输出受输入信号调制的调频信号。电路如图2所示，由于调频时要求vco有一定的频率范围(频偏)，所以不用r2收缩频带，即r2为无穷大(12脚空置)仅用r 1和c1确定vco的中心频率f0即可。设计参数时，只需由f0查图4(电源电压vdd为9v时的曲线，横坐标为c1取值)求出c1与r1即可。
图2 cd4046构成的频率调制电路 当从14脚输入一被音频信号调制的(中心频率与cd4046的vco的中心频率相同)调频信号，则相位比较器输出端将输出一个与音频信号具有相同变化频率的包络信号，经低通滤波器滤去载波后，即剩下调频信号解调后的音频信号了。一般使用pci，这时仅由r1和c1确定vco的中心频率f0，而不用r2来收缩频率范围(其为无穷大)。同样，由图4查图求r1与c1。无调频信号输入时，vco工作在f0上。解调电路如图3所示。 附表cd4046管脚功能表
锁相环原理及锁相环原理图
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
PLL 锁相环原理
什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
锁相环CD4046 原理及应用
锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。
PLL时钟
什么是PLL 2007-01-18 16:53 1580人阅读评论(0) 收藏举报PLL 是Phase-Locked Loop（锁相环）的缩写。 什么是锁相环？锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收 到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。 由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号 中的时钟信号具有一定的相差，所以很形象地称其为锁相器。 而一般情形下，这种锁相环的三个组成部分和相应的运作机理是： 1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度； 2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器 内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能； 3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通 滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。 从上可以看出，大致有如下框图： ┌─────┐┌─────┐┌───────┐ →─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→ └──┬──┘└─────┘└───────┘│ ↑↓ └──────────────────────────┘ 可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop） 锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波 也可以用于恢复基带信号时钟。
锁相环频率合成
锁相环的发展历史、运用和芯片介绍 摘要：本文分三个部分，主要介绍了锁相环的发展历程，以及频率合成器在现代数字电路系统中的运用，最后，介绍了两块锁相环芯片：集成锁相环芯片Si4133和微波集成锁相环芯片ADF4106。让我们对锁相技术有比较好的认识和理解。 关键字：锁相环频率合成器锁相环芯片 引言：在当今数字电路高速发展的时代，集成电路的规模越来越大，集成的环路器件、通用和专用集成单片PLL，使锁相环逐渐变成了一个低成本、使用简便的多功能器件，使它在更广泛的领域里获得了应用。所以，无论是哪一方面的电路设计，都离不开锁相技术，了解其基本的知识，能对我们理解电路有更好的帮助。 正文： （一）锁相环路的发展历史 锁相技术是通信、导航、广播与电视通信、仪器仪表测量、数字信号处理及国防技术中得到广泛应用的一门重要的自动反馈控制技术。 锁相技术是实现相位自动控制的一门科学，是专门研究系统相位关系的新技术。从30年代发展开始，至今已逐步渗透到各个领域，早期是为了解决接收机的同步接收问题，后来应用在了电视机的扫描电路中，特别是空间技术的出现，极大推动了锁相技术的发展。近来，锁相技术的应用范围已大大拓宽了，在通信、导航、雷达、计算机直
至家用电器。与此同时，锁相技术的结构也从基本的两阶发展到了三阶甚至高阶，从单环发展到了复合强，其中鉴频鉴相器之所构成的锁相环路因其具有易于集成、锁定速度快、锁定范围宽等优点，成为如今广泛应用的一种结构。 对锁相原理的数学理论描述方面，可追溯到20世纪30年代。1932年，在已经建立的同步控制理论基础上，Bellescize提出了同步检波理论，第一次公开发表了对锁相环路(PLL)的数学描述。众所周知，同步检波的关键技术是要产生一个本振信号，该信号要与从接收端送载检波器的输入载波信号频率相同，否则检波器的输出信号会产生很大的误差，即接收端无法恢复出发送端所发送送信号。而一般的自动频率控制技术中，由于有固有的频率误差而无法满足上述要求。而要保持两个振荡信号频率相等，则必然要使这两个信号相位位差保持恒定，反之亦然，这种现象称之为频率同步或相位锁定，也是锁相技术最基本的概念和理论基础。但当时，这一理论并未得到普遍重视，直到1947年，锁相技术才第一次得到实际的应用，被运用在电视机的水平扫描线的同步装置中。50年代，杰费和里希廷第一次发表了有关PLL线性理论分析的论文，解决了PLL最佳化设计的问题。60年代，维特比研究了无噪声PLL的非线性理论问题，发表了相干通信原理的论文，70年代，Lindsy和Charles在做了大量实验的基础上进行了有噪声的一阶、二阶及高阶PLL的非线经理论分析，直到目前，各国学者仍在对锁相理论和运用进行着广泛而深入的研究。由于技术上的复杂性和较高的生产成本，早期PLL的应用领域主要是在航天、精密测量仪器等方面。
PLL-LMX2325 C程序,用于锁相环频率控制
d_send(cal_shu(X)); flag=0; } if (KEY1==0) { delay(); delay(); if (KEY1==0) { X+=2; flag=1; } } if (KEY2==0) { delay(); delay(); if (KEY2==0) { X=8070; flag=1; } } if (KEY3==0) { delay(); delay(); if (KEY3==0) { X-=2; flag=1; } } } } //**********延时约20ms********** void delay(void) { unsigned char i; unsigned char l; for(i=15;i>=1;i--) { for(l=250;l>=1;l--); }
锁相环基本原理
锁相环基本原理 一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1， Ud = Kd (θi –θo) U F = Ud F （s ） θi θo 图1 一．鉴相器（PD ） 构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。 异或门的逻辑真值表示于表1，图2是逻辑符号图。 表1图2 从表1可知，如果输入端A 和B 分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差?θ时，输出端F 的波形的 占空比与?θ有关，见图3。将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与?θ有关，这样，我 们就可以利用异或门来进行相位到电压 ?θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U=Vdd*?θ/π (1) Vcc 不同的?θ，有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。 从图中可知，两者呈简单线形关 1/2Vcc 系： Ud = Kd *?θ (2) 1/2ππ?θ Kd 为鉴相灵敏度图4 F O o U K dt d =θV PD LPF VCO Ui Uo V A B F __F = A B + A B F B A
2． 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。 二． 压控振荡器（VCO ） 压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为自由振荡频率ωom ，或中心频率，在VCO 线性控制范围内，其瞬时角频率可表示为： ωo （t ）= ωom + K 0U F （t ） 式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。 三． 环路滤波器 这里仅讨论无源比例积分滤波器如图5。 其传递函数为： 1 )(1 )()()(212+++== τττs s s U s U s K i O F 式中：τ1 =R1C τ2 = R2 C 图5 四． 锁相环的相位模型及传输函数 图6 图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。 由图6可知： R1 0640 V Kd KF(s)Ko/s i o e A -+
07-锁相环时钟的抖动
锁相环时钟的抖动2008年11月22日 什么是抖动？如下图所示，抖动是信号和此刻信号理想位置相比短时间的变化。 这种输出信号从理想位置的偏离会给数据传输质量带来负面影响。在很多情况下，其他的信号偏离，如信号偏差（signal skew），噪声耦合一起组合起来称作抖动。 偏离（用±ps来表示）可能发生在信号的上升沿或者下降沿。时钟信号可能会由不同的源导致或者耦合而来，并且在不同频率也不一样。 抖动过大会不正确的传输数据流，增加通讯信号的误码率（BER）。抖动会导致超过时序裕量，让电路不能正确工作。为了确保系统的可靠性，精确测量抖动很有必要。 1. 抖动源 通常的抖动源包括： 锁相环的内部电路 晶振的随机热噪声 其他振荡器 晶振振荡的随机机械噪声 信号传输器
走线和电缆 接口 接收器 除了这些源，端接依赖，串扰，反射，趋肤效应，电源塌陷，地弹和临近设备的电磁串扰也会增加抖动量。 如果存在临近的同步同相，反射和串扰都会被放大。除了电源和地导致的噪声，电路阻抗的变化是数据通讯电路中大部分抖动的来源。2. 抖动的组成 抖动的2个主要组成部分是随机抖动（random jitter）和确定性抖动（deterministic jitter） 1) 随机抖动 随机抖动是由于电路内部内在的噪声造成的，典型的是呈现出高斯分布。随机抖动（RJ）是由于随机源，如衬底和电源。电源噪声影响信号的上升速率在切换点产生时序问题。 随机抖动是平方的和，呈现钟形曲线。由于随机噪声没有边界，所以它的特性通过标准偏差来表示 2) 确定性抖动 确定性抖动依赖于数据样式（data pattern），来源于独立的源。源通常和设备传输介质有关，但是也有可能由电源噪声，串扰和信号调制有关。 确定性抖动时线性的相加，它通常有特别的源。确定性抖动没有按高斯随机分布，并且幅度有边界。确定性抖动（DJ）的特性通过它的边界，峰峰值来表示。 3. 抖动的种类 抖动的种类有很多。周期性抖动，周期间抖动，半周期间抖动将在下文具体描述。