数字逻辑电路设计

数字逻辑电路设计——多功能数字钟学院：计算机科学与通信工程学院专业：软件工程班级：1202学号：3120608045姓名：多功能数字钟课程设计实验报告1.设计任务及要求（1）拥有正常的时、分、秒计时功能。

（2）能利用实验板上的按键实现校时、校分及清零功能。

（3）能利用实验板上的扬声器做整点报时。

（4）闹钟功能。

（5）在MAXPLUS II中采用层次化设计方法进行设计。

（6）完成全部电路设计后在实验板上下载，验证设计课题的正确性。

2.设计方案根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、动态显示模块及闹钟模块。

（1）计时模块该模块的设计简单，使用一个二十四进制和两个六十进制计数级联，构成数字钟的基本框架。

（2）校时模块校时模块设计要求实现校时、校分以及清零的功能。

①按下校时键，小时计数器迅速递增以调至所需要的小时位。

②按下校分键，分计数器迅速递增以调至所需要的分位。

按下清零键，将秒计数器清零。

（3）整点报时模块该模块的功能要求是：计时到59分50秒时，每两秒一次低音报时，整点时进行高音报时，可以将报时信号接到实验板上的扬声器输出。

（4）分频模块在本系统中需要用到多种不同频率的脉冲信号，上至高音报时信号，下至1HZ的几秒脉冲。

（5）动态显示模块时间的显示需要用到6个数码管，如果实验板上可用的静态显示数码管有6个或以上则很容易实现，只需要将小时高位到秒低位共6组输出按顺序锁定到6个数码管上即可。

（6）闹钟模块闹钟模块要求数字钟计时到所设定的任意时间时均能驱动扬声器报时。

该模块的设计应考虑到一下几个问题。

①设定的闹钟的时间应使用新的计数器进行存储，与正常的计时互不干扰。

②与正常计时状态的显示切换。

可以设定一个按键，用于选择是将计时时间还是将闹钟时间状态送动态显示模块。

③应实现一个比较模块，当计时到与闹钟时间相等时，则驱动扬声器鸣叫。

④闹钟响声应限定在一定时间内，比如一分钟，且在这段时间内应随时可以通过按键取消闹时状态。

将上述6个功能模块分别加以实现再连接成为顶层原理图，编译后锁定管脚下载验证结果的正确性。

3.顶层图及相关模块说明（1）顶层图（2）各模块源代码①计时模块24进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport(clk:in std_logic;ql,qh:out std_logic_vector(3 downto 0);tc:out std_logic);end cnt24;architecture one of cnt24 isbeginprocess(clk)variable iql,iqh:std_logic_vector(3 downto 0);beginif clk'event and clk='1' then iql:=iql+1;if iql="1010" then iqh:=iqh+1; iql:="0000";end if;if (iqh="0010")and(iql="0100") then tc<='0'; iqh:="0000"; iql:="0000";end if;end if;ql<=iql; qh<=iqh;end process;end one;60进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport(clk,clr:in std_logic;ql,qh:buffer std_logic_vector(3 downto 0);tc:out std_logic);end cnt60;architecture behavor of cnt60 isbegintc<='0' when(clk='1' and ql="0000" and qh="0110") else '1';process(clk,clr,ql,qh)variable iql,iqh:std_logic_vector(3 downto 0);beginif(clr='0'or (iql="0000" and iqh="0110"))theniql:="0000";iqh:="0000";else if(clk'event and clk='1')theniql:=iql+1;if(iql="1010")theniql:="0000";iqh:=qh+1;end if;end if;end if;ql<=iql;qh<=iqh;end process;END behavor;②校时模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sel2 isport(sel:in std_logic;ip: in std_logic;a,b:out std_logic);end sel2;architecture beh of sel2 isbeginprocess(sel)beginif(sel='0')then a<=ip;else b<=ip;end if;end process;end beh;③整点报时模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zdbs isport(mh,ml,sh,sl:in std_logic_vector(3 downto 0);sig500,sig1k: out std_logic);end zdbs;architecture behavior of zdbs isbeginsig500<='1' when mh="0101"and ml="1001"and sh="0101"and( sl="0000"or sl="0010" or sl="0100"or sl="0110"or sl="1000")else '0';sig1k<='1' when mh="0000"and ml="0000"and sh="0000"and sl="0000"else '0';end behavior;④分频模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY freq_divider ISPORT(clk : IN STD_LOGIC;hz1 : OUT STD_LOGIC;hz4 : OUT STD_LOGIC;hz64 : OUT STD_LOGIC;hz512 : OUT STD_LOGIC);END freq_divider;ARCHITECTURE rtl OF freq_divider ISSIGNAL count : STD_LOGIC_VECTOR(9 DOWNTO 0); BEGINPROCESS(clk)BEGINIF (clk'event and clk='1') THENIF(count="1111111111") THENCount <= (OTHERS =>'0');ELSECount <= count +1;END IF ;END IF ;END PROCESS;hz512 <= count(0);hz64 <= count(3);hz4 <= count(7);hz1 <= count(9);END rtl;⑤动态显示模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY dtsm isport(clk:in std_logic;h:in std_logic_vector(7 downto 0);m:in std_logic_vector(7 downto 0);s:in std_logic_vector(7 downto 0);seg7out:out std_logic_vector(6 downto 0);sel:buffer std_logic_vector(2 downto 0));END dtsm;ARCHITECTURE beha of dtsm issignal key:std_logic_vector(3 downto 0);BEGINPROCESS(clk)variable dount:std_logic_vector(2 downto 0):="000";BEGINIF(rising_edge(clk))thenIF dount="111" thendount:="000";ELSEdount:=dount+1;END IF;END IF;sel<=dount;end process;PROCESS(sel)BEGINCASE sel ISwhen "000"=>key<=h(7 downto 4);when "001"=>key<=h(3 downto 0);when "010"=>key<="1010";when "011"=>key<=m(7 downto 4);when "100"=>key<=m(3 downto 0);when "101"=>key<="1010";when "110"=>key<=s(7 downto 4);when "111"=>key<=s(3 downto 0);when others=>null;END CASE;END PROCESS;PROCESS (key)BEGINcase key iswhen"0000"=>seg7out<="0111111";when"0001"=>seg7out<="0000110";when"0010"=>seg7out<="1011011";when"0011"=>seg7out<="1001111";when"0100"=>seg7out<="1100110";when"0101"=>seg7out<="1101101";when"0110"=>seg7out<="1111101";when"0111"=>seg7out<="0000111";when"1000"=>seg7out<="1111111";when"1001"=>seg7out<="1101111";when"1010"=>seg7out<="1000000";when others=>null;END CASE;END PROCESS;END beha;⑥闹钟模块闹钟设置library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity alarmset isport(sel:in std_logic;hclo,mclo,sclo,halr,malr,salr: in std_logic_vector(7 downto 0);h,s,m:out std_logic_vector(7 downto 0));end alarmset;architecture beh of alarmset isbeginprocess(sel)beginif(sel='0')then h<=hclo;m<=mclo;s<=sclo;else h<=halr;m<=malr;s<="00000000";end if;end process;end beh;闹钟比较library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity alarmcmp isport( h,m,halr,malr: in std_logic_vector(7 downto 0);stop:in std_logic;sig:out std_logic);end alarmcmp;architecture beh of alarmcmp isbeginprocess(h,m,halr,malr,stop)beginif stop='1'thensig<='0';end if;if h=halr and m=malr and stop='0' thensig<='1';else sig<='0';end if;end processend beh;4.课程设计总结通过这一次课程设计，我对VHDL语言有了进一步的了解。