实验六计数器及其应用
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
电路实验计数器、译码器和数码显示器
二.实验原理
二.实验原理
3.数码显示器
1）作用：直观的显示数码。
2）分类：
•按显示器发光段数分为七段显示或八端显示；
•按显示器所用发光材料分为荧光数码管、半导体数码 管（LED）及液晶显示器。
二.实验原理
七段数码显示器： 七段发光线段分别用a、b、c、d、e、f、g七个小写字母表示。
二.实验原理
C
四.思考题
ENDEND
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计数器、译码器和数码显示器 的应用
汇报人姓名
汇报时间：xx月xx日
掌握计数器的逻辑功能及使用方法。
01
熟悉译码器和数码显示器的使用方法。
02
一.实验目的
是数字系统的基本逻辑器件。 记录输入时钟脉冲的个数 实现分频、定时 产生节拍脉冲和脉冲序列
计数器
1
按工作方式分：同步式和异步式； 按计数进制分：二进制、十进制、任意进制； 按计数方式分：加计数、减计数、可逆计数器。
地
三.实验内容
实验箱内部已经连接
三实验内容
N：
思考：观察波形时，应选用Q3、Q2、Q1、Q0、 N哪一个作为触发信号？
Q1：
Q2：
Q3：
Q0:
0 1 2 3 4 5 6 7 8 9 0 1
三.实验内容
05
LE为锁定输入，优先级再次之。在LT= 1、BI= 1条件下，LE接高电平，则输出a ~ g状态锁定，保持不变。
g为高电平输出有效。
BI为灭灯输入，优先级次之。在LT= 1条件下，BI接低电平，则输出a ~ g全为低电平，数码管熄灭不亮。
因此，CC4511在译码工作状态时，必须LT= 1、BI= 1、LE = 0。
实验06八位硬件加法器
实验六8位硬件加法器一. 实验目的1. 掌握QuartusII的硬件描述语言设计方法2. 了解同步计数器的原理及应用3. 设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器二. 准备知识1. 串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。
例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如图6.1所示：图6.1 串行进位加法器由图6.1可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。
这种加法器的逻辑电路比较简单，但它的运算速度不高。
为克服这一缺点，可以采用超前进位等方式。
2. 超前进位加法器对于一个加法器来说，它是一个纯组合电路。
也就是它的输出在输入出现的时刻就已经确定了，包括它的和和进位值，是输入的组合逻辑。
换而言之，只要知道输入，在不算出和的情况下也可以得到进位值，该值仅为输入的组合逻辑，以这样的一种思路设计的叫超前进位加法器。
而所谓串行进位加法器，就是必须算得低位加法的值后才可以继续计算高位值，如图6.1所示的电路，引用了一位全加器构成了四位全加器。
在硬件实现上，在4倍的单个全加器延时时间内它的输出都是不准确的，必须经过4倍的单个全加器延时时间才能得到准确值。
如果是16位或32位的加法器，延时是不可容忍的。
因此一般来说是直接利用输入组合逻辑方式同时决定结果的每一位和输出进位来实现的加法器，为超前进位加法器，相比与串行加法大大减低了多位加法所需要的延迟。
由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。
现在介绍超前进位的概念。
根据全加器的功能，可列出它的真值表：表6.1 全加器真值表由全加器的真值表可得Si 和Ci 的逻辑表达式：1111111i i i i i i i i i i i i i i i i i i i i i i S A B C A B C A B C A B C A B C A B C A B C -------=+++=⊕+⊕=⊕⊕ （6.1）11111i i i i i i i i i i i i i i i i i i C A B C A B C A B C A B C A B A B C -----=+++=+⊕ （6.2）定义两个中间变量Gi 和Pi ：i i i i i iG A B P A B ==⊕ （6.3）当Ai ＝Bi ＝1时，Gi ＝1，由Ci 的表达式可得Ci ＝1，即产生进位，所以Gi 称为产生量变 。
实验：计数器功能及其应用
实验计数器功能及其应用实验目的：通过实验，熟悉中规模集成计数器的功能及应用，掌握利用中规模集成电路计数器构成任意进制计数器的方法，学会综合测试的方法，让学生加深对相关理论知识的理解。
实验原理：计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。
根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。
通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。
一个计数型触发器就是一位二进制计数器。
N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。
当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。
在数字集成产品中，通用的计数器是二进制和十进制计数器。
按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。
74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示：表 8-1为74LS161的功能表：表8-1A B C D从表1在为低电平时实现异步复位（清零需要时钟信号。
在复位端高电平条件下，预置端LD为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数 A B C D。
在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能，；两计数使能端输入禁止信号，，集成计数器实现状态保持功能，。
在时，进位输出端OC=1。
在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。
用M进制集成计数器构成任意N进制计数器：1、M>N，需一片M进制计数器一种为反馈清零法，另一种为反馈置数法。
（1）反馈清零法反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。
反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。
数电实验讲义
数字电子技术实验讲义实验一数字电子技术实验常用仪器的使用一、实验目的：1、熟悉数字逻辑实验台的使用。
2、熟悉示波器及数字万用表的使用。
二、实验内容及步骤：1、数字逻辑实验台的使用。
2、数字万用表在数字电子技术实验中的使用。
3、使用示波器观察数字信号。
三、实验仪器：1、数字万用表。
2、数字逻辑实验台。
3、示波器。
4、集成块74LS04。
五、实验报告要求：根据实验回答问题：1、数字量与模拟量的区别是什么？2、画出用波形图表示的数字信号“1”和“0”。
3、数字逻辑实验台上的逻辑电平是高电平点亮还是低电平点亮？实验二 基本门电路的逻辑功能测试一、实验目的：1、掌握基本门电路逻辑功能的测试方法。
2、掌握基本门电路的逻辑功能。
二、实验原理：1、与非门（1）逻辑电路图 （2）逻辑表达式 B A F ∙= 2、或门（1）逻辑电路图 （2）逻辑表达式B A F +=3、异或门（1）逻辑电路图 （2）逻辑表达式B A F ⊕=三、实验内容及步骤：1、数字逻辑实验台的使用2、二输入端与非门74LS00的逻辑功能测试。
（1）填写真值表（a ）（2）按逻辑电路图（一）接好电路，在下列情况下，用万用表测量悬空端和输出端的电平值填入表（b ）。
（74LS00引脚排列图见附录）A B Ｆ０ ０ ０ １ １ ０ １ １&A BF图≥1 F AB图（二）=1 F AB图（三）表（a ） b3、二输入端或门74LS32的逻辑功能测试。
（1）填写真值表（c ）（2）按逻辑电路图（二）接好电路，在下列情况下用万用表测量悬空端和输出端的电平值填入表（d ）。
（74LS32引脚排列图见附录）1、二输入端异或门74LS86的逻辑功能测试。
（1）填写真值表(e)（2）按逻辑电路图(三)接好电路，在下列情况下用万用表测量悬空端和输出端的电平值填入表（f ）。
（74LS86引脚排列图见附录）A B Ｆ电位（Ｖ） 逻辑状态 电位（Ｖ） 逻辑状态 电位（Ｖ）逻辑状态0 1 1 0 0 0 1 1 0 1 1 A B Ｆ０ ００ １１ ０１ １A B Ｆ 电位（Ｖ） 逻辑状态 电位（Ｖ） 逻辑状态 电位（Ｖ） 逻辑状态 0 0 110 00 1 1 0 1 1 A B Ｆ０ ００ １１０ １１表（b ） 表(c)表(d)表(e)四、实验仪器：1、数字万用表。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
数字电路实验计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。
计数器及其应用实验
D2 X c X X b X X D1 X D0 X a X X Q3 0 d c 加计数 减计数 Q2 0 b Q1 0 Q0 0 a
输 入 CR
1 0 0 0 LD X 0 1 1 1 CPU X X CPD X X 1 D3 X d X X
4、实现任意进制计数 有级联法、清零法、置数法等方法。
2、测试同步十进制可逆计数器74LS192的逻辑功能。
3、用两片74LS192构成六十进制计数器。 （ 个位10进制，十位6进制） 五、注意事项： 实验中要使用到的芯片都必须要先检测其逻辑功能是 否正常；还要检测脉冲源及输出指示是否正常。
六、实验报告 1. 画出实验线路图，记录整理实验现象及实验所得的有关 波形，对实验结果进行分析。 2. 总结使用集成计数器的体会。
2、用2个上升沿触发的D触发器组成的两位异 步二进制加法计数器。
工作原理：D触发器都接成T’触发器。
3、同步十进制可逆计数器74LS192
Vcc
16
D0
15
CR
14
BO
13
CO
12
LD
11
D2
10Leabharlann D3912
3
4
5
6
7
8
D1
Q1
Q0 CPD
CPU Q2
Q3
GND
LD——置数端；CPU——加计 数端；CPD——减计数端； CO——非同步进位输出端； BO——非同步借位输出端；D0、 D1、D2、D3——计数器输入端； Q0、Q1、Q2、Q3——数据输 出端；CR——清除端
四－二输入与非门74LS00（CC4011）。
三、实验原理
2Q 2Q 1Q
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1个 1台 1个
2片 2片 １个 1片
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15
五、实验报告要求
▪ 整理实验数据，画出要求的 状态图。
▪ 整理实验所得的8421码计数 真值表，画出CP1、QA、QB、 QC、QD各点对应波形。
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16
计数器的种类很多。按计数的数制，可分为二
进制、十进制及任意进制。按工作方式可分为异步 和同步计数器两种。按计数的顺序又可分为加法 （正向）、减法（反向）和加减（可逆）计数器。
计数器通常从零开始计数，所以应该具有清零
功能。有些集成计数器还有置数功能，可以从任意
数开始计数。
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3
1.异步二进制加法计数器
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4
Q0
Q1
Q2
Q3
时钟
DQ CP
RD /Q
DQ CP RD /Q
DQ
CP RD /Q
DQ CP
RD /Q
异步二进制加法计数器
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5
2.中规模十进制集成计数器
74LS192是同步十进制可逆计数器，具有双时钟 输入，并具有清除和置数等功能，其引脚排列及逻辑 符号如图所示。
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实验五 计数器
* 实验目的
* 实验原理 * 实验内容及步骤
* 实验仪器与器件
* 实验报告要求
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1
一、实验目的
▪ 学习用集成触发器构成计数器的方 法
▪ 掌握中规模集成计数器的使用及功 能测试方法
▪ 运用集成计数器构成1/N分频器
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2
二、实验原理
计数是最基本的逻辑运算，计数器不仅用来计 算输入脉冲的数目，而且还用作定时电路、分频电 路和实现数字运算等，而且它是一种十分重要的时 序电路。
用D触发器或JK触发器可以构成异步二 进制加法计数器。下图是用四个D触发器构 成的二进制加法计数器。其中每个D触发器 作为二分频器。在RD作用下计数器清“0”。 当第一个CP脉冲上升沿到来时，Q0由“0” 变成“1”，当第二个CP脉冲到来后，Q0 由 “1”变成“0”，这又使得Q1由0变成1，依次 类推，实现二进制计数。
(5) 将图3.7.1电路中的低位触发器的Q端与高一 位的CP端相连接，构成减法计数器，按实验内 容2)，3)，4)进行实验可编，辑p观pt 察并列表记录 Q3-Q110
(5) 将图3.7.1电路中的低位触发器的Q端与高一 位的CP端相连接，构成减法计数器，按实验内 容2)，3)，4)进行实验，观察并列表记录 Q3-Q0 的状态。
(1) 按图3.7.1接线， RD接至逻辑开关输出插口， 将低位CP0 端接单次脉冲源，输出端Q3、Q2、 Q1、Q0 接逻辑电平显示器，各SD接高电平“1”。
(2) 清零后，逐个送入单次脉冲，观察并列表记 录 Q3-Q0 状态。
(3) 将单次脉冲改为1Hz的连续脉冲，观察Q3Q0的状态。
(4) 将1Hz的连续脉冲改为1KHz，用双踪示波器 观察CP、Q3、Q2、Q1、Q0 端波形，描绘之。
Q3
输出 Q2 Q1
Q0
0000000011 0000111100
0011001100
0101010101
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减计数 8
3．计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩
大计数器范围，常用多个十进制计数器级联使用。
下图是由CC40192利用进位输出CO控制高一位的 CPU端构成的加数级联图。
6
图中 置数端
—加计数端
—减计数端
—非同步进位输出端
—非同步借位输出端
—
清除端
、 、 、 —计数器输入端
、 、 、 —数
据输出端 CC40192（同74LS192，二者可互换使用）的功能
如表，说明如下：
输入
输出
CR
D3 D2 D1 D0 Q3 Q2 Q1 Q0
1 × × × ×××× 0 0 0 0
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12
▪ 注：下面的动画有问题，锁存器的输入端应 接在计数器的输出端，且复位数字13的1应连
接在192（2）的Q0，13的3应连接在192（1） 的Q0Q1，以后有时间再修改
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13
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14
四、实验仪器与器件
▪ 数字电路实验箱 ▪ 双踪示波器 ▪ 共阴极数码显示管 ▪ 集成电路： ▪ 74LS74 ▪ 74LS192 ▪ 数码管 ▪ CC4511
0 0 × ×DCBAD CBA
0 1 ↑ 1 × × × × 加计数
ห้องสมุดไป่ตู้
0 1 1 ↑ × × × × 减计数
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7
当清除端为高电平“1”时，计数器直接清零；置低电平则 执行其它功能。
当为低电平，置数端也为低电平时，数据直接从置数端置 入计数器。
加法计数
输入脉冲数 0 1 2 3 4 5 6 7 8 9
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9
4．实现任意进制计数
用复位法获得任意 进制计数器
假定已有N进制计 数器，而需要得到一个 M进制计数器时，只要 M＜N，用复位法使计 数器计数到M时置“0”， 即获得M进制计数器。 如右图所示为一个由十 进制计数器接成的6进 制计数器。
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10
实验内容
1．用74LS74构成4位二进制异步加法计数器。
2．测试或同步十进制可逆计数器的逻辑功能(1) 清除(2) 置数(3) 加计数(4) 减计数
3．图3.7.3所示，用两片组成两位十进制加法计数 器，输入1连续计数脉冲，进行由00—99累加计 数，记录之。
4．将两位十进制加法计数器改为两位十进制减法 计数器，实现由99—00递减计数，记录之。
5．按图3.7.4电路进行实验，记录之。 6．按图3.7.5或图3.7.6进行实验，记录之。 7．设计一个数字钟移位60进制计数器并进行实验。