vhdl报告
vhdl实验报告
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
VHDL与数字电路设计实验报告
VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。
本文档将对实验的步骤、设计原理和结果进行详细描述。
实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。
我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。
2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。
我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。
然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。
3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。
我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。
通过这一步骤，我们确认了我们设计的电路能够按照预期工作。
4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。
我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。
通过这一步骤，我们验证了电路在实际环境中的可行性。
设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。
通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。
通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。
结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。
在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。
根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。
结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。
我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。
VHDL实验报告实验一
实验一：3位比较器一、实验目的1、熟悉Xilinx ISE/ModelSim软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作；2、学习利用VHDL语言设计三位比较器控制电路程序；3、根据三位比较器的原理设计VHDL程序，使得a,b为三位信息的输入端口，若a>b 则c=1。
否则c=0;二、VHDL源程序：●Compare3源代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity compare3 isport (a:in std_logic_vector(2 downto 0);b:in std_logic_vector(2 downto 0);c:out std_logic);end compare3;architecture Behavioral of compare3 isbeginprocess (a,b)beginif(a>=b)thenc<='1';elsec<='0';end if;end process;end Behavioral;●三位比较器testbench代码：LIBRARY ieee;USE ieee.std_logic_1164.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned values--USE ieee.numeric_std.ALL;ENTITY tbench1 ISEND tbench1;ARCHITECTURE behavior OF tbench1 IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT compare3PORT(a : IN std_logic_vector(2 downto 0);b : IN std_logic_vector(2 downto 0);c : OUT std_logic);END COMPONENT;--Inputssignal a : std_logic_vector(2 downto 0) := "000";signal b : std_logic_vector(2 downto 0) := "000";--Outputssignal c : std_logic;-- No clocks detected in port list. Replace <clock> below with -- appropriate port nameBEGIN-- Instantiate the Unit Under Test (UUT)uut: compare3 PORT MAP (a => a,b => b,c => c);-- Clock process definitions-- Stimulus processstim_proc: processbegin-- hold reset state for 100 ns.wait for 10 ns;a <= "010";b <= "001";wait for 10 ns;a <= "110";b <= "111";wait for 10 ns;a <= "011";b <= "111";wait for 10 ns;a <= "110";b <= "101";wait for 10 ns;a <= "110";b <= "000";wait for 10 ns;a <= "100";b <= "101";wait for 1000 ns;-- insert stimulus herewait;end process;END;三、实验结果与分析●实验仿真波形图●实验结果分析由波形图观察可得该VHDLd代码实现了比较的功能，在输入a,b值大小不同的情况下，成许进行比较均能的出结果并给C赋值，当a>b,c=1, 反之c=0。
VHDL断言语句与报告语句
例: RS触发器的VHDL描述中REPORT语句的使用。
LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL;
ENTITY rsff IS
PORT（s ：IN BIT； r ：IN BIT；
ቤተ መጻሕፍቲ ባይዱ
q ：OUT BIT；
qb ：OUT BIT）； END rsff；
例: RS触发器的VHDL描述中断言语句的使用
LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY rsff IS PORT（s ：IN BIT； r ：IN BIT； q ：OUT BIT； qb ：OUT BIT）； END rsff；
ARCHITECTURE rtl OF rsff IS BEGIN
last_state := 0；
ELSE last_state := 1；
END IF；
q <= last_state； qb <= not（last_state）；
END PROCESS；
END rtl；
断言语句（Assert）
断言语句分为顺序断言语句和并行断言语句，顺序 断言语句主要用于进程、函数和过程仿真、调试中的人 机对话，它可以给出一个文字串作为警告和错误信息。 断言语句的书写格式如下：
PROCESS（s，r）
VARIABLE last_state ：BIT； BEGIN ASSERT（NOT（s =„1‟AND r =„1‟）） REPORT “Both s and r equal to„1‟.” SEVERITY ERROR；
IF（s =„0‟AND r =„0‟）THEN last_state := last_state； ELSIF（s =„0‟AND r =„1‟）THEN last_state := 0； ELSE last_state := 1； END IF； q <= last_state； qb <= not（last_state）； END PROCESS； END rtl；
vhdl实验报告--蜂鸣器
vhdl实验报告--蜂鸣器VHDL 实验报告蜂鸣器一、实验目的本次实验的主要目的是通过使用 VHDL 语言来设计并实现一个蜂鸣器的控制电路，深入理解数字电路的设计原理和 VHDL 编程的基本方法，掌握硬件描述语言在实际电路设计中的应用，提高自己的逻辑思维和问题解决能力。
二、实验原理蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电。
常见的蜂鸣器分为有源蜂鸣器和无源蜂鸣器两种。
有源蜂鸣器内部自带了振荡源，只要给其供电就能发出固定频率的声音；无源蜂鸣器则需要外部提供一定频率的脉冲信号才能发声。
在本实验中，我们使用 VHDL 语言来控制一个无源蜂鸣器。
通过编写代码，生成特定频率的脉冲信号，从而驱动蜂鸣器发声。
三、实验设备及工具1、计算机2、 Quartus II 软件3、开发板四、实验内容及步骤1、设计思路首先，需要确定蜂鸣器发声的频率。
通过计算得出所需的时钟周期数。
然后，使用计数器来产生特定频率的脉冲信号。
最后，将脉冲信号输出到蜂鸣器的控制引脚。
2、 VHDL 代码编写｀｀｀vhdllibrary ieee;use ieeestd_logic_1164all;use ieeenumeric_stdall;entity buzzer_control isport(clk ： in std_logic;rst ： in std_logic;buzzer ： out std_logic）；end entity;architecture Behavioral of buzzer_control isconstant CLK_FREQ ： integer ：＝ 50_000_000; 系统时钟频率constant BUZZER_FREQ ： integer ：＝ 1000; 蜂鸣器发声频率signal counter ： integer range 0 to CLK_FREQ/BUZZER_FREQ 1; signal clk_div ： std_logic;beginprocess(clk, rst)beginif rst ＝＇1' thencounter ＜＝ 0;clk_div ＜＝＇0'；elsif rising_edge(clk) thenif counter ＝ CLK_FREQ/BUZZER_FREQ 1 thencounter ＜＝ 0;clk_div ＜＝ not clk_div;elsecounter ＜＝ counter ＋ 1;end if;end if;end process;buzzer ＜＝ clk_div;end architecture;｀｀｀3、编译与仿真将编写好的 VHDL 代码在 Quartus II 软件中进行编译。
VHDL实验报告(1)
VHDL 实验报告******班级：电子0701学号：************实验一组合逻辑电路设计一实验目的：1. 熟悉mux+pluxII软件，可以进行新文件的编辑和文件的修改。
2. 掌握门电路VHDL语言程序设计方法。
3. 掌握选择器VHDL语言程序设计方法。
4. 掌握加法器VHDL语言程序设计方法。
5. 熟悉VHDL编程的基本方法。
二实验设备：1.计算机2.Max+PlusII软件三实验原理及内容：1 二输入与门（1）实验原理二输入与门是我们数字电路中的一个基础逻辑门电路，是最基本的逻辑门电路之一，也是最简单的逻辑门之一。
它能实现两个输入端的相与，一般有三个端口。
二输入与门的表达式是：Y=ab二输入与门的逻辑符号如图（1）所示，真值表如表（1）所示。
图（1）与门逻辑符号表（1）与门真值表（2）实验内容a.在mux+pluxII文本编辑环境下，打开新文本，编写两输入与门VHDL语言源程序，程序设计如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 ISPORT(a,b: IN STD_LOGIC;Y: OUT STD_LOGIC);END and2;ARCHITECTURE behave OF and2 ISBEGINY <= a and b;END behave;b．对源程序进行编译，按照提示进行修改，直至编译通过。
c．对编译程序进行仿真，分析并记录仿真波形，其仿真波形图如图（2）所示。
图（2）二输入与门仿真图d.在自己的目录下保存相应的源文件、波形文件。
2 四选一选择器（1）实验原理四选一选择器如图（3）所示，真值表如表（2）所示。
图（3）mux4管脚图表（2）mux4真值表（2）实验内容a.在mux+plusII文本编辑环境下，打开新文件，编辑四选一VHDL源程序文件，其程序设计如下：LIBRARY IEEEUSE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(A: IN STD_LOGIC_VECTOR (1 DOWNTO 0);D0,D1,D2,D3:IN STD_LOGIC;G:IN STD_LOGIC;Y: OUT STD_LOGIC);END mux4;ARCHITECTURE dataflow OF mux4 ISBEGINPROCESS (A,D0,D1,D2,D3,G)BEGINIF (G ='0') THENIF (A="00")THEN Y <= D0;ELSIF(A="01")THEN Y <= D1;ELSIF(A="10")THEN Y <= D2;ELSE Y <= D3;END IF;ELSE Y <='0';END IF;END PROCESS;END dataflow;b.对源程序进行编译，按照提示进行修改，直到编译通过。
VHDL实验报告
年月日VHDL实验报告学院专业学号姓名实验1 译码器设计一、实验原理1、译码器是数字系统中常用的组合逻辑电路，常用于地址译码。
74LS138是最常用的一种小规模集成电路，它有3个二进制输入端和8个译码输出端。
表1.1是它的真值表。
表1.1 3－8 译码器真值表2、普通的LED数码管由7段和一个点组成，使用它进行显示，需要译码驱动。
本实验实现一个七段LED显示译码电路。
为了实验方便，在译码之前加入一个4位二进制加法计数器，当低频率的脉冲信号输入计数器后，由7段译码器将计数值译为对应的十进制码，并由数码管显示出来。
图1.1为此电路的原理图。
图1.1 7段LED译码显示电路二、实验内容1、设计一个4－16译码器。
2、设计轮流显示表1.2所示字符的程序。
表1.2 字母显示真值表3、通过仿真，观察设计的正确性。
4、下载、验证设计的正确性。
三、源程序1、4－16译码器。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decode ISPORT( d0, d1, d2,d3, s1 ,s2 ,s3:IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) );END decode;ARCHITECTURE rtl OF decode ISSIGNAL indata : STD_LOGIC_VECTOR ( 3 DOWNTO 0 );BEGINIndata <= d3 & d2 & d1 & d0 ;PROCESS ( indata, s1, s2, s3 )BEGINIF (s1 ='1' AND s2='0' AND s3 = '0' ) THENCASE indata ISWHEN "0000" => Y <= "1111111111111110" ;WHEN "0001" => Y <= "1111111111111101" ;WHEN "0010" => Y <= "1111111111111011" ; WHEN "0011" => Y <= "1111111111110111" ;WHEN "0100" => Y <= "1111111111101111" ;WHEN "0101" => Y <= "1111111111011111" ;WHEN "0110" => Y <= "1111111110111111" ;WHEN "0111" => Y <= "1111111101111111" ;WHEN "1000" => Y <= "1111111011111111" ;WHEN "1001" => Y <= "1111110111111111" ;WHEN "1010" => Y <= "1111101111111111" ; WHEN "1011" => Y <= "1111011111111111" ;WHEN "1100" => Y <= "1110111111111111" ;WHEN "1101" => Y <= "1101111111111111" ;WHEN "1110" => Y <= "1011111111111111" ;WHEN "1111" => Y <= "0111111111111111" ;WHEN OTHERS=> NULL;END CASE;ELSEY <= "1111111111111111" ;END IF;END PROCESS;END rtl;2、轮流显示表1.2所示字符的程序。
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班级2011211410 学号2011211977 姓名姚雷阳
班级2011211410 学号2011211975 姓名高娃
一实验名称组合逻辑电路之加法器设计
二实验目的
学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
设计程序认真独立完成设计的仿真。
三实验要求
1、利用计算机组成原理中介绍的修正函数，编程实现一个任意位进位的1位BCD码加法器。
2、设计标准输入为键盘，便于观察结果，输出为八段数码管显示。
3、设计能够自动对输入的键盘值转换成学号对应的BCD码制，然后采用相应的修正函数实现加法，加法结果正确（要求输出观测）。
4、要求考虑任意位的进位和修正函数，主要关注修正函数的实现、时钟分频、键盘扫描、八段数码管显示及八段数码管扫描。
四实验内容和原理
设计标准输入为8421BCD，输出为8421BCD码，便于观察结果。
设计能够自动对输入的8421BCD转换成学号对应的BCD码制（要求输出观测），然后采用相应的修正函数实现加法。
加法结果正确（要求输出观测）。
并且自动将加法的结果转换成8421BCD码输出。
１系统构成
（１）八段数码管显示模块
（２）八段数码管扫描模块
（３）BCD转换及加法计算模块
（４）键盘输入数据读取模块
（５）时钟分频模块
２矩阵键盘工作原理
（１）按键设置在行列线交叉点，行列线分别连接到按键开关的两端。
列线通过上拉电阻接5V电压，即列线的输出被钳位到高电平状态。
（２）判断键盘中有无按键按下是通过行线送入扫描信号然后从列线读取状态得到的。
其方法是依次给行线送低电平，检查列线的输入。
如果列线全是高电平，则代表低电平信号所在的行中无按键按下；如果列线有输入为低电平，则代表低电平信号所在的行和出现低电平的列的交点处有按键按下。
（３）按键设置在行列线交叉点，行列线分别连接到按键开关的两端。
列线通过上拉电阻接5V电压，即列线的输出被钳位到高电平状态。
（４）判断键盘中有无按键按下是通过行线送入扫描信号然后从列线读取状态得到的。
其方法是依次给行线送低电平，检查列线的输入。
如果列线全是高电平，则代表低电平信号所在的行中无按键按下；如果列线有输入为低电平，则代表低
电平信号所在的行和出现低电平的列的交点处有按键按下。
图１矩阵键盘工作原理图
３键盘输入
一个完整的键盘控制程序应解决以下任务：
（1）检测有无按键按下。
（2）有键按下，在无硬件去抖得情况下，应有软件延时除去抖动影响。
（3）键扫描程序。
（4）将键编码转换成相应键值。
整个设计程序包括三个模块：时钟分频、键盘扫描和键译码转换。
为了显示，还必须在顶层添加显示部分。
时钟分频：
由于使用的外部时钟频率为50MHz，这个频率对扫描来说太高，所以这里需要一个分频器来分得适合键盘扫描使用的频率。
４管脚约束
（１）SEED-FEM025板卡上FPGA通过2个控制引脚（MULTI_IO16、MULTI_IO17）控制SEED-XDTK_MBOARD板卡上的CPLD，实现功能模块的切换。
（２）SEED-FEM025板卡FPGA提供给CPLD的控制引脚共35根，其中MULTI_IO16、MULTI_IO17作为功能控制引脚，其余33根引脚（D00-D15、MULTI_IO00-MULTI_IO15、MULTI_IO18）做为数据输入、输出使用。
五源程序
8421BCD转换成5421BCD校正函数：
Function tran
(m:in std_logic_vector(4 downto 0))return std_logic_vector is
variable n:std_logic_vector(4 downto 0); begin
case m is--为什么不能用信号
when "00101" =>n:="01000"; when"00110"=>n:="01001"; when"00111"=>n:="0101 0"; when"01000"=>n:="01011"; when"01001"=>n:="01100"; when"01010"=>n:="00 000"; when"01011"=>n:="00001"; when"01100"=>n:="00010"; when"01101"=>n:=" 00011"; when"01110"=>n:="00100"
when"01111"=>n:="00101";
when "10101" =>n:="11000";
when"10110"=>n:="11001";
when"10111"=>n:="11010";
when"11000"=>n:="11011";
when others=>n:=m;
end case;
return(n);
end tran;
二进制码转换成
8421BCD
码校正函数：
function tran2
(j:in std_logic_vector(4 downto 0))return
std_logic_vector is
variable k:std_logic_vector(4 downto 0);
begin
when "01010" =>k:="10001";
when"01011"=>k:="10001";
when"01100"=>k:="10010";
when"01101"=>k:="10011";
when"01110"=>k:="10100";
when"01111"=>k:="10101";
when "10000" =>k:="10110";
when"10001"=>k:="10111";
when"10010"=>k:="11000";
when others=>k:=j;
end case;
return(k);
end tran2
六程序框图
程序包——实体——结构体（8421转换成２421函数，对8421各位分别全加，得出二进制码转换成8421码）。
七测试用例、测试目的和预计结果
（１）输入加数和被加数为键盘值2和1
（２）--输入值转余三码程序段
完成将键盘值转换成0101（余三码表示的2），以及0100 （余三码表示的1）将此转换结果作为监测信号输出，在波形图上要求可见
（３）--余三码校正函数
利用余三码的校正函数完成0101和0100的和sum<=0110，将sum输出，要求在波形图上可见
（４）--余三码转八段数码管程序段
将0110（余三码表示的3）转换成八段数码管01001111输出，波形图上可见。
八仿真波形图
九实验中遇到的问题和解决方法
（1）如何实现8421码转换２421BCD码：首先找出8421BCD与２421BCD表示
的十进制数的对应，然后在利用case语句实现表达。
（2）如何实现进位的表示：通过统一最高位表示进位从而实现全加的进位。
（3）怎样实现每位信号的全加而不是半加：通过构造函数对每一位的进位
信号赋值，分别调用一位全加函数实现单一位的全加，再迭代作为新一个加数，调用全加函数。
（4）全加函数实现的是二进制相加，相加结果还需要通过case语句转换成8421BCD码。