第二章ARM Cortex-M3内核结构

备课日期： 页Βιβλιοθήκη 2011 年 03 月 1 日
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Thumb状态和调试状态； 处理模式和线程模式； ISR的低延迟进入和退出； 可中断-可继续（interruptible-continued）的LDM/STM、PUSH/POP； 支持ARMv6类型BE8/LE； 支持ARMv6非对齐访问。
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第二章
ARM Cortex-M3 内核结构
教学目标 通过本章的学习，要理解 ARM Cortex-M3 内核结构，结合 MCS-51 单片机，分析其优缺点；掌握 ARM Cortex-M3 内核寄存器组织、处理器运行模式、存储器映象、异常及其操作；了解存储器保护单元及应 用；了解 ARM Cortex-M3 调试组件的工作原理及应用。 本章是 ARM Cortex-M3 微控制器体系结构分析，内容涉及内核结构、CPU 寄存器组织、存储器映 射、异常形为及操作，在学习过程中与 8 位单片机（MCS-51 单片机、PIC 系列单片机等）结合分析， 以期达到良好学习效果。
2.1 2.1.1 概述
ARM Cortex-M3 处理器简介
ARM公司成立于上个世纪九十年代初，致力于处理器内核研究，ARM 即 Advanced RISC Machines 的缩写，ARM公司本身不生产芯片，只设计内核，靠转让设计许可，由合作伙伴公司来生产各具特色的 芯片。 这种运行模式运营的成果受到全球半导公司以及用户的青睐。 目前ARM体系结构的处理器内核有： ARM7TDMI、ARM9TDMI、ARM10TDMI、ARM11以及Cortex等。2005年ARM推出的ARM Cortex系列内核，分别 为：A系列、R系列和M系列，其中A系列是针对可以运行复杂操作系统（Linux、Windows CE、Symbian 等）的处理器；R系列是主要针对处理实时性要求较高的处理器（汽车电子、网络、影像系统）；M系列 又叫微控制器，对开发费用敏感，对性能要求较高的场合。 Cortex-M系列目前的产品有M0、M1、M3，其中M1用在FPGA中。Cortex-M系列对微控制器和低成本应 用提供优化，具有低成本、低功耗和高性能的特点，能够满足微控制器设计师进行创新设计的需求。其 中，ARM Cortex-M3处理器的性能是ARM7的两倍，而功耗却只有ARM7的1/3，适用于众多高性能、极其低 成本需求的嵌入式应用，如微控制器、汽车系统、大型家用电器、网络装置等，ARM Cortex-M3提供了 32位微控制器市场前所未有的优势。 Cortex-M3内核，内部的数据路径为32位，寄存器为32位，存储器接口也是32位。Cortex-M3采用了 哈佛结构，拥有独立的指令总线和数据总线，可以让取指与数据访问分开进行。Cortex-M3还提供一个 可选的MPU，对存储器进行保护，而且在需要的情况下也可以使用外部的cache。另外在Cortex-M3中， 存储器支持小端模式和大端存储格式。Cortex-M3内部还附赠了很多调试组件，用于在硬件水平上支持 调试操作，如指令断点，数据观察点等。另外，为支持更高级的调试，还有其它可选组件，包括指令跟 踪和多种类型的调试接口。
进位/借位标志：1：进位或借位；0 没有进位或借位 溢出标志：1：溢出；0：没有溢出 粘着饱和标志：1：已饱和；0：没有饱和 IF-Then 位。它们是 if-Then 指令的执行状态位。 包含 if-Then 模块的指令数目和它们的执行条件 用于指示处理器当前是 ARM 状态还是 Thumb 状态 可中断-可继续的指令位： 如果在执行 LDM 或 STM 操作时产生一次中断， 则 LDM 或 STM 操作暂停，该位来保存该操作中下一个寄存器操作数的编号，在中断响 应之后，处理器返回由该位指向的寄存器并恢复操作。 占先异常的编号
中断屏蔽寄存器：分为三组，分别是 PRIMASK、FAULTMASK、BASEPRI。 PRIMASK 为片上外设总中断开关，该寄存器只有位 0 有效，当该位为 0 是响应所有外设中断；当该 位为 1 时屏蔽所有片上外设中断。 FAULTMASK 寄存器管理系统错误的总开关，该寄存器中有位 0 有效，当该位为 0 时，响应所有的异 常；为 1 屏蔽所有的异常。 BASEPRI 寄存器用来屏蔽优先级等于和小于某一个中断数值的寄存器。 控制寄存器：CONTROL 有两个作用，其一用于定义处理器特权级别，其二用于选择堆栈指针，如表 3.3 所示。
2.2 内核寄存器组织
如图 2.2 所示，Cortex_M3 内核寄存器分为 16 个通用寄存器 R0～R15 和 7 个特殊功能寄存器。
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R0 R1 R2 R3 R4 R5 R6 R7 R8 R9
低 寄 存 器 通 用 寄 存 器
寄存 器名 APSR IPSR EPSR
位 31 N 30 Z 29 C 28 V 27 Q 中断编号 ICI/IT T ICI/IT 26:25 24 23:20 19:16 15:10 9 8 7 6 5 4:0
xPSR 寄存器的各位的功能如表 2.2：
表 2.2 xPSR 寄存器各位功能
位 31 30
名称 N Z 零标志：1：结果为 0；0：结果为非 0
定义 负数或小于标志：1：结果为负数或小于；0 结果为正数或大于
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29 28 27 26:25 15:10 24 15:12 8:0
C V Q IT T ICI ISR
4.FPB
FPB单元实现硬件断点以及从代码空间到系统空间的修补访问，FPB有8个比较器。
5.DWT
数据观察点和跟踪，调试功能部件。
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6.ITM
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ITM是一个应用导向（application driven）的跟踪源，支持对应用事件的跟踪和printf类型的调 试。
高 寄 存 器
R10 R11 R12 R13（SP） R14（LR） R15（PC） MSP PSP
特 殊 功 能 寄 存 器
状态寄存器 中断屏蔽 寄存器 控制寄存器
xPSR PRIMASK FAULTMASK BASEPRI CONTROL
图 2.2 寄存器组织图
2.2.1 通用寄存器 R0-R15
2.2.2 特殊功能寄存器
特殊功能寄存器分为程序状态寄存器、中断屏蔽寄存器和控制寄存器三类。 xPSR 程序状态寄存器：系统级的处理器状态可分为 3 类，应用状态寄存器（APSR）、中断状态寄 存器（IPSR）、执行状态寄存器（EPSR），可组合起来构成一个 32 位的寄存器，统称 xPSR。
表 2.1 xPSR 寄存器
中断
NVIC
睡眠 调试 指令
CM3核
数据 MPU
Cortex-M3
ETM 触发 TPIU
专用外 FPB 专用外设总线（内部） SW-DP JTAG-D P AHB-AP 总线矩阵 DWT ITM 设总线
APB
ROM表
I-code总线 总线矩阵
D-code总线
系统总线 系统总线（AHB）
静态 RAM
外部 RAM 控制器
2.1.2 内核结构组成及功能描述
Cortex-M3微控制器内核包括处理核心和许多的组件，目的是用于系统管理和调试支持。如图2.1为 Cortex-M3内核方框图。
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NMI 中断号[239:0] SLEEPING SLEEPDEEP SysTick
R0～R12 寄存器：是真正意义上的通用。在处理器运行过程中，作数据的寄存。 R13 为堆栈指针寄存器：堆栈指针是用于访问堆栈，也即系统的 RAM 区。Cortex_M3 中采用了两个 堆栈指针：主堆栈指针（MSP）和进程堆栈指针（PSP），R13 在任何时刻只能是其中一个，默认情况为 MSP，可以通过控制寄存器（CONTORL）来改变。Cortex_M3 中堆栈方向是向低地址方向增长，为满堆栈 机制。堆栈操作是通过 PUSH 和 POP 来完成操作的。 例如 MSP 当前指针指向：0x2000_000C；R0=0x00000000。 执行：PUSH R0 此时 MSP 指向：0x2000_0008 执行示意如图 2.3 所示。
外部 设备
AHB to APB 总线
外设总线 外部 RAM Flash 存 储器 SRAM 可 选配 I/O UART PWM Timer
图 2.1 Cortex-M3 内核方框图
1.处理器内核
Cortex-M3处理器内核采用ARMv7-M架构，其主要特性如下： Thumb-2指令集架构（ISA）的子集，包含所有基本的16位和32位Thumb-2指令； 哈佛处理器架构，在加载/存储数据的同时能够执行指令取指； 带分支预测的三级流水线； 32位单周期乘法； 硬件除法；
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RAM 已使用 已使用 已使用 向 下 生 长
RAM 已使用 已使用 0x2000_000C MSP 上次压入的数据 未用 未用 0x2000_0008 MSP
0x00000000
未用
2.3 堆栈操作示意图
R14 程序连接寄存器（LR）：在执行分支（B）和链接（BL）指令或带有交换分支（BX）和链接 指令（BLX）时，PC 的返回地址自动保存进 LR。比如在子程序调用时用保存子程序的返回地址。LR 也用于异常返回，但是在这里保存的是返回后的状态，不是返回的地址，异常返回是通过硬件自动出栈 弹出之前压入的 PC 完成的。 R15 程序计数器（PC）：是程序运行的基础，具有自加的功能。该寄存器的位 0 始终为 0，因此， 指令始终与字或半字边界对齐。