CMOS异步十进制可逆计数器的优化设计
计数器的设计实验报告
计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。
执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
异步计数器与同步计数器的设计与分析比较
异步计数器与同步计数器的设计与分析比较在数字电路设计中，计数器是一种常见的组合逻辑电路，用于计数或记录事件的次数。
计数器可以分为异步计数器和同步计数器两种类型。
本文将对异步计数器和同步计数器的设计与分析进行比较。
一、异步计数器的设计与分析异步计数器是一种简单的计数器，其状态变化不受外部时钟信号控制，每个触发器都根据其前置触发器的状态来切换。
异步计数器的设计方式可以采用JK触发器、T触发器或D触发器等，其特点如下：1. 设计简单：异步计数器的设计简单直接，逻辑门的数量较少，电路规模相对较小。
2. 状态转换不规律：由于异步计数器的状态变化不受时钟信号的控制，因此状态转换顺序不规律。
这可能导致状态错乱、冗余计数或错过计数等问题。
3. 稳定性差：由于没有统一的时钟信号，异步计数器的输出波形容易受到干扰，稳定性差。
二、同步计数器的设计与分析同步计数器是一种基于外部时钟信号的计数器，所有触发器在时钟信号边沿同时进行状态更新。
同步计数器的设计方式通常采用D触发器或JK触发器，其特点如下：1. 规律的状态转换：同步计数器的状态转换是基于外部时钟信号的边沿进行的，因此状态转换规律，可以保证计数的准确性。
2. 稳定性好：同步计数器使用统一的时钟信号，对干扰的抵抗能力较强，输出波形稳定。
3. 电路复杂度高：同步计数器的设计相对复杂，逻辑门数量较多，电路规模较大。
三、异步计数器与同步计数器的比较分析1. 设计复杂度：异步计数器由于不需要外部时钟信号，设计相对简单，逻辑门数量少；而同步计数器则需要考虑时钟信号的同步，设计复杂度较高。
2. 计数精度：异步计数器由于状态转换不规律，可能存在计数的错误或冗余，计数精度较低；而同步计数器采用统一的时钟信号，计数精度较高。
3. 电路稳定性：异步计数器受干扰的影响较大，容易出现输出波形不稳定的情况；而同步计数器使用外部时钟信号同步，抗干扰能力较强，输出波形稳定。
总结：异步计数器设计简单，适用于不追求计数精度和稳定性的场合，例如简单的事件计数或非关键应用中；而同步计数器设计复杂，但计数精度高，稳定性好，适用于对计数精度要求较高的应用场景，例如数字频率计或定时器等应用中。
组成设计报告- 十进制计数器
计算机组成原理课程设计报告专业计算机科学与技术班级 0901学号 2009115010121姓名汪敏指导教师杨维均时间 2011.12湖北师范学院计算机科学与技术学院两位十进制加法计数器一、实验目的与要求1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验题目设计一个0～99计数显示电路，具有加减、清零、预置数功能。
三．实验器材2个数码管，2个74KS248,2个74LS192（1）,1个74LS00()，一个面包板,及若干电阻和电线。
四．实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、计数器的级联使用一个十进制计数器只能表示0~9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。
图3是由CC4019利用进位输出CO控制高一位的CP U端构成的加计数级联图。
图3 CC40192级联电路2、实现任意进制计数（1）用反馈清零法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M<N，用反馈清零法使计数器计数到M时置“0”，即获得M进制计数器。
如图4所示为一个由CC40192十进制计数器接成的十进制计数器。
3.下面为192的引脚图：图中LD——异步置数端，CP U----加计数端，CP D——减计数端，CO——非同步进位输出端，BO——非同步借位输出，A、B、C、D——计数器输入端，Q A、Q B、Q C、Q D——数据输出端，R D——异步清零端。
两位同步十进制可逆计数器的设计综述
湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）文理学院综合课程设计（一）Integrated Curriculum Design（1）两位同步十进制可逆计数器的设计1 设计目的（1）熟悉各种触发器的使用及时序逻辑电路的设计方法；（2）掌握中规模集成十进制可逆计数器74LS192的逻辑功能和使用方法；（3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相关功能的。
2 设计思路第一步：将两片74LS192进行级联，用“反馈清零法”设计一个两位十进制加法计数器，反馈清零信号取自输出端Q0 ~Q3 ；第二步：将两片74LS192进行级联，用“反馈置数法”设计一个两位十进制减法计数器，反馈置数信号取自计数器最高位的借位端TCD；第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减两位十进制可逆计数器。
余下的问题就是在加/减可逆计数条件下，如何切换计数器最低位的计数脉冲输入端CPD、CPU的信号。
经过分析，这一功能通过单刀双掷开关即可实现。
整个可逆计数器电路（不包括数字显示部分）的设计框图如下图图1（可逆计数器设计框图）3 设计过程整个设计可分为三个部分，具体如下：第一部分：提供持续的脉冲信号；第二部分：计数单元的设计；第三部分：用两个74LS192组成两位十进制可逆计数器。
其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2所示，功能表如下表1所示：图2（74LS192的引脚图）表1（74LS192的功能表）第三部分的设计框图如下图3所示：图3（两个74LS192组成十进制可逆计数器）低位计数器的CPU 端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU 端相连3.1方案论证通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，然后将开关调置另一边进行减计数。
CMOS 运算放大器设计优化方法研究
其中 f1 ,..., f m 是多项式函数， g1 ,..., g m 是单项式函数。 许多变形的多项式函数也是应用非常广泛的。例如，假定 f 是一个多项式函数， g 是 一个单项式函数，那么约束不等式 f ( x) ≤ g ( x) 可以表示为
f ( x) f ( x) ≤ 1 ，因为 是一个多 g ( x) g ( x)
4
博士生学位专业课程—VLSI 设计方法
作者：唐长文
h( y ) = log( f (e y1 ,..., e y 2 )) = log(∑ eak y +bk )
T
t
k
其中 ak = [α1k ,..., α nk ] ， bk = log ck 。显然， h 是关于新变量 y 的凸函数
T
我们可以将标准的几何优化问题转换称如下所示的凸优化问题， minimize subject to
log f 0 (e y1 ,..., e yn ) log f i (e y1 ,..., e yn ) ≤ 0,
i = 1,..., m,
log gi (e y1 ,..., e yn ) = 0 ， i = 1,..., p,
这就是所谓的指数型几何优化问题。我们能够使用有效的内点方法（Interior-point method） 来求解，而且求解有完善的二元性，灵敏度理论依据。 2. 敏感度分析 如下所示，修改几何优化问题的约束式子的右端， minimize subject to
v
否对目标函数有影响，指导我们如何来调整约束来达到好的优化结果。
6
博士生学位专业课程—VLSI 设计方法
作者：唐长文
三、两级运算放大器
我们根据运算放大器设计要求（单位增益带宽、相位裕量、输入等效噪声、面积、功耗 等） ， 通过 CMOS 运算放大器设计一般步骤得到所有设计约束条件不等式、 等式和目标函数。 1. 直流增益 Adm 图 1. CMOS 运算放大器存在两级： （1） 、差分放大器（M1&M2&M3&M4） ； （2） 、共源 放大器 (M6&M7) 第一级增益 第二级增益
异步十进制加法计数器
一、引入课堂教学目标（2分钟）
• 异步十进制加法计数器电路分析
二、学生自学（预习）任务：（3分钟）
• 1、异步十进制加法计数器的定义： （阅读P159页可解决）
• 2、异步十进制加法计数器的电路结构： （阅读P158页）
• 3、异步十进制加法计数器工作过程分析： （阅读P158---P159页）
CD
6Q
K2
74ALS112
15
15
15
15
RD
4、⒀脚：时钟输入端（脉冲下降沿有效）
4、⒀脚：时钟输入端（脉冲下降沿有效）
第一组：梁昌镐、彭磊、林孚勇，
1、⑴⑵⑶⑷⑸⑹⑺⑻⑼⑽⑾： 译码输出端。
２，P166选择题６、７、８小题。
五、学生分组讨论、更正，教师点评汇报的情况，完成教学目标。
五、学生分组讨论、更正，教师点评汇报的情况，完成教学目标。
• 4巡视（10分钟）
四,检查学生自学的效果（10分钟）
任务1、2、3学生回答，任务器4学生将 电路画在黑板上
五、学生分组讨论、更正，教师点 评汇报的情况，完成教学目标。
第一组：梁昌镐、彭磊、林孚勇， 第二组：彭孙龙、曾任聪、叶欣
三、典型应用电路
R14
D1
1M
C4
2 20 V
1 N4 00 7 Z1
C2F
R3 5k
R2
5k
RP2
R1
5k
Q1
C1
NPN 2.2uF
C3
CAP
RP1
HTD 5 0K
GND 1
V CC 8
4R 2 TRIG 5 CVolt
U? Q3
DIS 7
THR 6 5 55
可逆计数器设计
安康学院HDL数字系统课程设计报告书课题名称：可逆计数器设计姓名：学号：2009222407院系：电子与信息工程系专业：电子信息工程指导教师：时间：2011-12-19课程设计项目成绩评定表设计项目成绩评定表课程设计报告书目录设计报告书目录一、设计目的 (1)二、设计思路 (1)三、设计过程 (1)3.1、系统方案论证 (1)3.2、模块电路设计 (2)四、系统调试与结果 (5)五、主要元器件与设备 (5)六、课程设计体会与建议 (5)6.1、设计体会 (5)6.2、设计建议 (6)七、参考文献 (6)一、设计目的1、熟悉modelsim的基本操作和功能。
2、掌握modelsim实现仿真的流程。
3、掌握可逆计数器的设计思路。
4、了解可逆计数器的组成及工作原理。
5、熟悉可逆计数器的设计和制作。
二、设计思路1、设计抢答器电路。
2、设计可预置时间的定时电路。
3、设计报警电路。
4、设计时序控制电路。
三、设计过程3.1、系统方案论证数字抢答器总体方框图如图1所示。
图 1 数字抢答器框图其工作原理为：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于“开始”状态，宣布“开始”抢答器工作。
定时器倒计时，扬声器给出声响提示。
选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。
当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。
3.2、模块电路设计抢答器电路如图2所示。
图2 数字抢答器电路该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。
工作过程：开关S 置于“清除”端时，RS 触发器的R 端均为０，4个触发器输出置０，使74LS148的ST ＝０，使之处于工作状态。
当开关S 置于“开始”时，抢答器处于等待工作状态，当有选手将键按下时（如按下S5），74LS148的输出,010012=Y Y Y ,0=EX Y 经RS 锁存后，1Q=1，BI =1，74LS48处于工作状态，4Q3Q2Q=101，经译码显示为“5”。
基于原理图的十进制计数器设计与仿真
《基于FPGA的现代数字系统设计》实验名称：十进制计数器设计与仿真姓名：学号：班级：指导老师：2013年3月11日实验目的：（1）熟悉和掌握ISE Foudation 软件的使用（2）掌握基本原理图进行FPGA设计开发的全流程（3）理解和掌握“自底向下”的层次化设计方法（4）温习数字电路设计的基础知识实验要求：（1）使用原理图库中的门电路元件设计七段显示译码电路，以及十进制加法计数器。
（2）要求LED定位显示。
（3）完成LED七段码波形的仿真分析。
（4）在目标板按要求显示译码结果。
实验原理：本次试验将完成的设计是一个具有数显输出的十进制计数器。
示意图如2.1所示。
图2.1七段数码管属于数码管的一种，是由7段二极管组成。
按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。
本实验使用共阴数码管。
它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。
共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。
显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。
最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。
当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。
本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E （带使能端，输出高电平有效）和“Logic”库中的16输入或门OR16。
本次试验将完成的设计是一个具有数显输出的十进制计数器。
实验步骤：1.完成七段数码管的绘制，按照正常操作新建工程，添加新原理图文件。
（1）画出七段数码管A段的原理图，如图1所示，根据书上的七段数码管的真值表完成D$_16E与16位或门的连线，其中0的地方连地，1的地方连上D4_16E 芯片。
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目录
一引论1
1.1课题的来源及意义1
1.2计数器简介1
1.3 CMOS集成电路的性能及特点2
二异步十进制可逆计数器原理与设计4
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逻辑表达式
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1Hale Waihona Puke 1=011
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逻辑表达式
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Q3Q2
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逻辑表达式
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题目：基于李码的模9递减计数器
CMOS异步十进制可逆计数器的设计与优化
摘要
详细论述了一个CMOS异步十进制可逆计数器的原理和设计过程，以及仿真结果。本电路的逻辑部分通过软件MAXPLUS2设计仿真验证正确后，再通过集成电路设计软件CANDENCE在给定的0.5μmCMOS工艺下，设计出一个高速计数器，具有加法和减法计数的功能，并且可以一键切换，该电路同时具有一键清零的功能。该设计更加简化可逆十进制的逻辑，可以省去更多电路，对于设计更为复杂的集成电路可以直接使用，提供了方便。通过实验得出了NMOS和PMOS的最优化宽长比，当MOS管为最优宽长比时，通过波形分析，得出上升时间为3.5 ns，下降时间为2.5 ns，从而提高了该计数器的计数频率，该计数器的最高频率为166MHz,并通过优化设计，提高了电路工作的稳定性。附录是异步十进制可逆计数器的SPICE语言的程序。
2.1异步可逆计数器是由异步加法计数器和异步减法计数器的组合4
2.2异步十进制计数器的设计难点4
2.3选择时钟脉冲的原则4
2.4异步十进制加法计数器4
2.5异步减法十进制计数器5
2.6异步十进制可逆计数器7
三CANDENCE概述10
3.1CANDENCE集成电路设计软件简介10
3.2CANDENCE工具设计流程图10
由上表可知，本发明的制约竞争计数码的显著特点是对计数方式加以约束，每次计数只允许1bit发生变化（零竞争），从根本上限制了多位同时变化有可能带来的数据的不确定性。此制约竞争码的B2、B3序列可以从B0、B1序列移位得到，且B0的低8位01111111取反后就是其对应的高8位10000000，B1的低8位00011100取反后就是其对应的高8位11100011，B0、B1、B2、B3构成的编码具有固定的顺序关系，适合运用循环移位特征序列的方式来实现计数，由B0、B1序列的低8位构造了两组特征序列，并由特征序列得到完整编码。本编码特征序列表示为B0＝01111111，B1＝00011100，8位特征序列从左到右分别按照第0位到第7位的从低位到高位的排列。复位后，B0＝01111111，B1＝00011100，对应计数码0，若需要递增计数，则经倒相器循环左移5次后，B0＝11110000，B1＝10011100，则取反B1[4]＝0,取反B0[4]＝1,取B1[0]＝1,取B0[0]＝1，构成制约竞争计数码0111，对应于计数码5。若再要递增计数一次，则经倒相器循环左移1次后，B0＝111000000，B1＝00111000，则取反B1[4]＝0,取反B0[4]＝1,取B1[0]＝0,取B0[0]＝1，构成制约竞争计数码0101，对应于计数码6。复位后，对应计数码0，若需要递减计数，则循环右移5次后，B0＝00000001，B1＝00011000，则取反B1[4]＝0,取反B0[4]＝1,取B1[0]＝0,取B0[0]＝0，构成制约竞争计数码0100，对应于计数码B。若再要递减计数一次，则循环右移1次后，B0＝00000000，B1＝10001100，则取反B1[4]＝0,取反B0[4]＝1,取B1[0]＝1,取B0[0]＝0，构成制约竞争计数码0110，对应于计数码A。
如下图：
1.2.2李码的编码原理
首先构造一组制约竞争编码，其次根据计数码的特点，构造其特征序列，以此可以简化电路的设计，所以，一种制约竞争计数码，从高位到低位的排列为bit3 bit2 bit1 bit0，构成十六进制数0～F的循环计数，从0～F的bit0序列为[bit0]＝{0111，1111，1000，0000}（以下简称B0），bit1序列为[bit1]＝{0001，1100，1110，0011}（以下简称B1），bit2序列由bit0按0～F顺序循环下移4位构成[bit2]＝{0000，0111，1111，1000}（以下简称B2），bit3序列由bit1按0～F顺序循环下移4位构成[bit3]＝{0011，0001，1100，1110}（以下简称B3）。制约竞争计数码与8421码的比较如下表所示：
现输出值
下一个输出值
现需输入值
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0
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卡诺图化简：
Q1Q0
Q3Q2
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1
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0
1
1
⑶带置1的D触发器的实现
根据所学的《数字集成电路》，D触发器可由两个Dlatch组成，置位功能可以通过或非门实现。
上述制约竞争计数码与格雷码的比较如下表所示：
1.2.3李码的优点
由上述制约竞争计数码与格雷码的比较结果可知，制约竞争计数码由B0和B1两个基本序列构成，B2、B3分别是B0、B1取反循环下移4位形成的，为从前面的实例中，可以看出这个特点非常适合实现计数方式的编码。本发明的制约竞争计数码既具有制约竞争编码的特点，即每次只允许一位数据发生变化，同时又具有适合计数方式的编码结构，可以采用特征序列的循环移位实现递增和递减的计数。
1.3本课题的分析
⑴基于李码的理解
就是使D触发器的输出是李码的形式，而不是普通的8421码，当然如果要使仿真结果比较容易观察的话，可以在后面加一个译码电路将李码转化为普通的8421码。
⑵模9和递减功能的实现
因为李码一个循环是模16的计数器，要实现模9和递减功能可以在里面选取9个状态作为本课题的计数范围，我选取的是1111,1101,0101,0111,0011,1011,1001,0001,0000这9个状态，所以我要做的工作是一开始有一个置位信号S使4个D触发器都为1，然后利用卡诺图的化简使这9个状态按照我选择的顺序执行下去，同时为了防止电路跳到其余7个无效状态中去，在卡诺图化简过程中必须将其余7个状态跳转到这个9个状态中去，为了方便化简我默认将其余7个状态全部跳转到1111。如下表所示：
现有技术中的格雷码，主要是一种制约竞争编码，约束了每个码字之间每次只允许一位发生变化，但是，由于格雷码不是一种权重码，在用于计数时，很不方便，没有规律性，即缺乏特征序列。若用于计数，对四个序列均要设置相应的寄存器，所以实现的电路比较复杂。
李冰老师发明的李码目的在于解决上述问题，提供一种反相移位方式的制约竞争计数码电路，它能够限制两个相邻编码组之间转换时两位以上的数据跳变，提高数据的可靠性。1.2李码的介绍[2]
四利用CANDENCE工具编辑可逆十进制电路11
4.1用CANDENCE软件设计异步十进制可逆计数器的逻辑电路图11
4.2模拟仿真14
五相应计算及优化16
5.1计算NMOS和PMOS的最优宽长比16
5.2进行瞬态分析16
5.3分析电路图16
5.4频率计算17
谢辞18
参考文献19
附录20
一引论
1.1课题的来源及意义
1.2.1李码的技术方案
一种反相移位方式的制约竞争计数码电路，包含8位移位寄存器A、8位移位寄存器B、4位码输出寄存器C、初始化预置开关D、初始化预置开关E，倒相器F、G，移位寄存器A的最高位和最低位通过倒相器F首尾相接，移位寄存器B的最高位和最低位通过倒相器G首尾相接，脉冲输入信号分别接移位寄存器A和移位寄存器B的CLK移位控制端口，移位寄存器A被初始化预置开关D预置为固定的特征序列01111111，移位寄存器B被初始化预置开关E预置为固定的特征序列00011100，移位寄存器A的并行输出最高端通过倒相器F接其串行输入端，移位寄存器B的并行输出最高端通过倒相器G接其串行输入端，移位寄存器B并行输出的由低到高的第4位和码输出寄存器C的数据最高输入位d3连接，移位寄存器A并行输出的由低位到高位的第4位和码输出寄存器C的数据次低位d2连接，移位寄存器B并行输出的由低位到高位的第0位和码输出寄存器C的数据次高位d1连接，移位寄存器A并行输出的由低位到高位的第0位和码输出寄存器C的数据最低位d0连接，由码输出寄存器C的输出控制端控制输出由高位d3到低位d0的4位制约竞争计数码。