二选一数据选择器
Verilog入门训练3—二选一数据选择器
得到：F=AS + BS
A S
0
&
0
0
F
&
0 0
B
0
3. 使用 Quartus 8.0 建立项目， 建立过程和注意事项见前两周的实验指导， 选择器件时随便 指定一个。这里的项目名称为 mux21。 （切记项目保存路径和实验过程中新建的文件保 存路径都不要出现中文） 4. 项目建好后，新建 Verilog 选择“File”——“New”——“Verilog HDL file” 。输入以下代码
仿真成功后，回到波形文件，会弹出提示如下：
选择“是”来更新仿真结果，如下图所示：
根据仿真结果分析，例如在红线所在位置，S=1，因此 F 应该等于 B。这时候 B 的值为 0，因 此 F=0，结果正确。也可以从其他任意位置分析，看电路是否符合要求。 7. 指定引脚 点击“File”——“Save Project” ，然后关闭 quartus 8.0。打开 Quartus 11.0，选择“Open Project” ，找到上面保存的项目。项目打开后，首先更换器件，方法如下：点击项目中 器件（刚才随便指定的） ，右键，选择“Device”
在出现的编辑界面左侧右键，选择如下：
在“Insert Node or Bus”里选择“Node Finder…”
在弹出来的 “Node Finder” 中 ，首先 在“Filter” 中 选择 “Pins： Unassigned” ， 然 后点 击“list” ，
在“Nodes Found”中会列出所有的引脚，第三步选择全部引脚（鼠标拉） ，点击“>>” ， 最 后点击“OK”即可。在回到的“Insert Node or Bus”界面点击“OK” 。
2选1数据选择器的VHDL描述
2选1数据选择器的VHDL描述ENTITY mux21a ISPORT( a, b : IN BIT ;s : IN BIT;y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one OF mux21a ISBEGINy <= a WHEN s = '0'ELSE b ;END ARCHITECTURE one ;译码器的设计architecture dec_behave of e1 issignal sel : std_logic_vector( 0 to 3) ;beginsel(0) <= en ; sel(1) <= a(0) ; sel(2) <= a(1) ; sel(3) <= a(2) ; with sel selecty <= "00000001" when "1000","00000010" when "1001","00000100" when "1010","00001000" when "1011","00010000" when "1100","00100000" when "1101","01000000" when "1110","10000000" when "1111","00000000" when others ;end dec_behave ;8-3优先编码器library IEEE; ……;entity encoder83 isport (ind: in std_logic_vector(7 downto 0);outd: out std_logic_vector(2 downto 0)); end ;architecture behave of encoder83 isbeginprocess (ind)beginif ind (7) = ‘1' then outd<= "111";elsif ind (6) = ‘1' then outd<= "110";elsif ind (5) = ‘1' then outd<= "101";elsif ind (4) = ‘1' then outd<= "100";elsif ind (3 )= ‘1' then outd<= "011";elsif ind (2) = ‘1' then outd<= "010";elsif ind (1) = ‘1' then outd<= "001";elsif ind (0) = ‘1' then outd<= "000";else outd<= "000";end if;end process; end behave;。
实验六二选一数据选择器的VHDL设计
▪ ▪
多位赋值: temp (7 downto
逐位赋值 4)用<=单“引10号10〞；
信号、变量、常量比照
〔一〕、定义
Signal clk: std_logic; Variable data: std_logic_vector(7 downto 0); Constant width: integer :=7 ;
▪ 说明语句：用于定义构造体中所用的数据对象〔常量 和信号〕和子程序，并对所引用的元件加以说明，但 不能定义变量。
▪ 功能描述语句：有五种类型，可以把它们看成构造体 的五种子构造。这五种语句构造本身是并行语句，但 内部可能含有并行运行的逻辑描述语句或顺序运行的 逻辑描述语句，如进程内部包含的即为顺序语句。
逻辑运算符应用举例 y<=a XOR b; --逻辑表达式 y=a⊕b y<=a AND b AND c AND d;
--逻辑表达式 y=a·b·c·d y<=(a OR b) AND (c OR d);
--逻辑表达式 y=(a+b)·(c+d)
2、关系运算符
= 等于 /= 不等于 ＜ 小于 ＜= 小于或等于〔也用于信号的赋值操作〕 ＞ 大于 ＞= 大于或等于
SIGNAL l，m，n，o，p : BOOLEAN ；
...
s<=a and b;
-- integer 不能进展逻辑运算
a<=b AND c;
-- a、b、c的数据类型同属4位长的位矢
量
d<=e OR f OR g ;
-- 两个操作符OR一样，不需括号
h<=(i NAND j)NAND k ； -- NAND必须加括号
信号：实体、构造体、程序包 变量：进程、子程序 常量：实体、构造体、程序包、块、进程、子程序
二选一多路选择器原理
二选一多路选择器原理二选一多路选择器（Multiplexer，简称MUX）是一种能够将多个输入信号选中其中一个并输出的数字逻辑电路。
在数字电路中，MUX是一种广泛应用的电路之一，在数字信号处理、通信、计算机等领域都有着非常重要的作用。
二选一多路选择器通过一组控制信号，将多个输入信号中的一个输出到信号线上。
其结构通常由选择输入端、数据输入端和输出端组成。
多路选择器的输入端可选输入多个数据信号，由控制信号确定输出哪一个数据信号到输出端，因此多路选择器也称为“数据选择器”。
为了更好地理解多路选择器的原理，以下将多路选择器原理分为三个部分：1. 控制器多路选择器的控制器表示多路选择器的选择输入端，用于选择哪个输入端输出到输出端。
多路选择器的控制信号可以是一个或多个不同的信号，但这些信号所代表的值必须是二进制值。
多路选择器的控制器可以使用 AND 或 OR 门实现，当控制信号和输入信号同时为 1 时，对应输入信号会输出到输出线上。
2. 数据输入多路选择器的数据输入就是该选择器的多个输入端。
可以选择其中的一个输入端作为输出，这个输出端的值等于该输入端的值。
这些输入信号可以是数字信号、模拟信号或混合信号。
3. 输出多路选择器的输出端是计算机或其他设备使用的信号线。
多路选择器的输出值取决于选择输入端和输入端的状态。
当控制器的状态为0 时，多路选择器输出与第一个输入信号连接的值。
当控制器为 1 时，多路选择器输出与第二个输入信号相连的值。
这个选择过程由控制器完成。
综上所述，二选一多路选择器是一种能够将多个输入信号中的一个输出的数字逻辑电路。
其结构由选择输入端、数据输入端和输出端组成。
多路选择器通过一组控制信号，确定输出哪一个数据信号到输出端。
在数字信号处理、通信、计算机等领域中，多路选择器都有着广泛的应用，是非常重要的电路之一。
列表：1. 二选一多路选择器是什么？2. 多路选择器的控制器是如何实现的？3. 多路选择器的数据输入是什么？4. 多路选择器的输出是什么？5. 多路选择器在哪些领域有广泛的应用？。
二选一数据选择器
二选一数据选择器目录一：数据选择器的基本原理 (3)二电路逻辑功能 (2)2.1 电路逻辑图 (2)2.2真值表与表达式 (3)2.3电路设计及仿真 (3)三版图设计 (5)3.1总体版图设计及DRC验证 (5)3.1.1数据选择器版图设计步骤 (5)3.1.2版图验证 (8)3.2版图仿真 (9)四数据选择器版图LVS对比 (10)五结论及体会 (12)一：数据选择器的基本原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。
它的作用相当于多个输入的单刀多掷开关，其示意图如下：图1 n位通道选择信号数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。
常见的数据选择器有4选1、8选1、16选1电路。
在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端图1-1数据选择器原理图二电路逻辑功能2.1 电路逻辑图=+(S是数据选择控制端，S为0时选择A，为1时选S择B）Y SA SB要实现2选1选择器，逻辑电路图如下所示图2-1数据选择器逻辑电路图2.2真值表与表达式二选一数据选择器逻辑表达式为：Y SASB =+根据逻辑表达式所列真值表如下图所示图2-2数据选择器真值表图2.3电路设计及仿真根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图如下：S A B Y 01 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0图2-3数据选择器符号图根据符号图并使用S-Edit软件设计出的数据选择器电路图如下所示图2-4数据选择器电路图导出的SPICE文件，如下图所示图2-5 spice文件加载包含文件，如下图所示图2-6 加载后的SPICE文件在其基础上进行仿真：下图从上到下依次为Y. S B A,结合逻辑表达式及真值表可知，电路为正确的图2-7 模拟波形仿真图三版图设计3.1总体版图设计及DRC验证3.1.1数据选择器版图设计步骤（1）新建文件夹：在电脑本地磁盘新建文件夹，文件夹名为shuju。
EDA实验1lxm二选一数据选择器
实验一二选一数据选择器VHDL设计Quartus II 6.0开发环境与EDA实验箱使用一实验目的1．熟悉在Quartus II 6.0环境下原理图输入方法。
2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。
3、掌握利用EDA软件进行电路设计的详细流程；4、熟悉EDA实验箱的基本使用方法。
学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。
二实验仪器PC机、Quartus II 6.0软件三实验内容1．详细解读教材117页。
2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。
3．给出其所有信号的时序仿真波形。
四实验原理及步骤1．启动Quartus II 6.0软件在桌面上双击Quartus II 6.0图标或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图2．建立工作库文件夹及工程任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。
不同的设计放在不同的文件夹中。
在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。
注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。
注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。
初次打开Quartus II 6.0，会有如图提示：选择是的情况下，首先是新工程向导：介绍下一步下一步下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。
注意不要选成了EP1K30TC144-3。
下一步就点完成。
3．建立文本程序文件选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。
接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。
实验1：全加器及二选一数据选择器设计
实验1： 实验 ：全加器及二选一数据选择器设计
一、实验前准备
• 本实验例子使用独立扩展下载板 EP1K10_30_50_100QC208(芯片为 EP1K100QC208)。EDAPRO/240H实验仪主板的 VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中 “VCCIO3.3V”应短接，其余VCCIO均断开；独 立扩展下载板“EP1K10_30_50_100QC208”的 VCCINT跳线器组设定为2.5V；独立扩展下载板 “EP1K10_30_50_100QC208”的VCCIO跳线器 组设定为3.3V。
（2）实验步骤 ） • 1）半加器图形设计文件输入（后缀为.gdf） →保存→建立设计项目→编译→创建默认 符号； • 2）顶层文件设计： • 全加器图形设计文件输入→保存→建立设 计项目→编译→引脚分配及锁定→功能仿 真→时序分析；
H_adder
F_adder
引脚对应情况
实验板位置 多路选择器信号 ain 通用目标器件引脚名 I/O 目标器件EP1K30TC144引脚号 目标器件 引脚号 85 86 87 88 1、数字开关SW9： 、数字开关 ： 2、数字开关 、 开关SW10 3、数字开关 、 开关SW11 4、信号指示灯 、
bincin L9I/O I/O I/O I/O
5、信号指示灯 、
L10
89
四、实验内容
• 把全加器的输入接到拨码开关，输出端接2个LED 灯，通过拨码开关改变输入的逻辑电平变化来观 察LED输出情况，验证全加器的工作状态
多路选择器的VHDL设计 ，熟悉使 （2）通过完成 选1多路选择器的 ）通过完成2选 多路选择器的 设计 语言在Max+Plus II环境下设计简单的数字逻 用VHDL语言在 语言在 环境 输入设计流程。 辑电路 输入设计流程。
第5讲基于HDL实现的2选1数据选择器设计
程序代码---数据流描述方式
/*2选1数据选择器，方法二：数据流描述方式*/
module mux2_1_ex2(P0,P1,S,F); input P0,P1,S; output F; assign F=~S&P0|S&P1; endmodule
程序代码---行为描述方式
2、 “？：”语句
条件操作符的语法格式如下： 条件表达式？表达式1：表达式2 如果条件表达式为1（即为真），则运算后结果取 表达式1的值，否则取表达式2的值。 如：assign F=(s==1’b0)?P0：P1；
三、运算符
（1）算术运算符 （+、-、×、/、%） （2）关系运算符 （<、>） （3）等式运算符 (== 、!=) （4）逻辑运算符 （&&、||、！） （5）位运算符 （～、&、|） （6）缩位运算符 （7）移位运算符 （>>、<<） （8）条件运算符 （？：） （9）位拼接运算符
3、变量以及数据类型
reg寄存器型
reg类型定义的是一种能暂存数据的变量。 reg 信号名1，信号2，……；//定义一位reg型数据 reg [n-1:0]信号名1，信号2，……； //定义n位reg型数据 用reg数据类型定义的信号必须放在过程块 （如always,initial)中通过过程赋值语句赋值。
3、变量以及数据类型
Memory寄存器型 Verilog 可通过reg变量来建立数组，用来表示一组 存储器，称为memory寄存器。 定义格式：reg[n-1：0] 存储器名[m-1:0]; 如：reg[7:0] memory1[255:0];//定义了256个 8位的存储器，名字叫memory1。该存储器的地址 范围为0~255.
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郑州工商学院
实验报告册所属课程名称：EDA技术及应用
院部：工学院
专业：电子科学与技术
班级：1702班
学号：170508070246
姓名：刘应许
指导教师：靳世红
1.新建一个工程,为工程指定工作目录,分配工程名称以及指定是最高层设计实体名称.将设计文件加入工程中,选择目标器件,选择综合器和仿真器,结束设计.
2.输入源文件,选择源文件类型,之后出现原理图文件编辑界面,工程中出现Block1.vhd文件.
3.输入VHDL代码.
4.打开波形编辑器,输入信号节点,编辑输入信号波形,观察仿真结果.仿真完成后可查看输出波形.
5.查看电路图.
二选一数据选择器
三人表决器。