实验二4选1数据选择器的设计
四选一数据选择器实验报告
四选一数据选择器11微电子黄跃1117426021【实验目的】1．四选一数据选择器，2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具modelsim的使用方法；【实验内容】1. 实现四选一数据选择器的“Verilog ”语言设计。
2. 设计仿真文件，进行验证。
【实验原理】数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。
其主要功能是从多路数据中选择其中一路信号发送出去。
所以它是一个多输入、单输出的组合逻辑电路。
4选1数据选择器的元件符号如图一所示，其中D0、D1、D2、D3是4位数据输入端，A0和A0是控制输入端，Y是数据输出端。
当A1A0=00时，输出Y=D1；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11，Y=D3。
A1 A0 D Y0 0 D00 1 D11 0 D2 1 1 D3 D0 D1 D2 D3图一4选1数据选择器的元件符号由真值表写出输出逻辑表达式 301201101001)()()()(D A A D A A D A A D A A F+++=由逻辑表达式做出逻辑电路图。
【程序源代码】module mux4_1(sel,in,out); input [1:0] sel; input [3:0] in; output out; reg out;always@(sel or in) begin case ({sel[1],sel[0]}) 2'b00: out=in[0]; 2'b01: out=in[1]; 2'b10: out=in[2]; 2'b11: out=in[3]; default: out=1'bx; endcase end图 二 4选1数据选择器原理图Endmodule测试程序代码如下：module test_mux4_1;reg [1:0] S;reg [3:0] IN;wire Y;mux4_1 M1(.sel(S),.in(IN),.out(Y));always #10 IN[0]=~IN[0];always #20 IN[1]=~IN[1];always #40 IN[2]=~IN[2];always #80 IN[3]=~IN[3];initialbegin S=1'b0;IN=4'h0;#100 $stop;endalways #10 S=S+1;endmodule【仿真和测试结果】【实验心得和体会】这次实验与上次相比有明显的进步，通过这次实验我对modelsim的应用更加得心应手，深切的体会到了verilog是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇到了一些问题，比如端口的匹配问题，在写程序的时候误将位宽写在了变量名的后面，虽然程序能够运行但有警告，仿真波形是错误的，可见在写程序时警告有时也是致命的，这要求我们在学习的过程中思想一定要严谨！其次在做实验时一定要多想，例如在学习这门课时，书上说在模块外部输入可以是wire型或reg型，但在写程序时激励模块往往要初始化数据，所以编程时其类型往往声明为reg型，通过这个例子我明白了书上所说的有时往往是一个比较笼统的，而更多的需要我们自己去实践、探索、勤思考，只有这样我们才能把书本上的知识转化为属于我们自己的知识，才能在学习的道路上走的更远！。
双4选1数据选择器实现8选1真值表
双4选1数据选择器实现8选1真值表一、任务介绍在数字电路设计中，数据选择器是一种常见的逻辑电路元件，用于从多个输入数据中选择一个输出。
双4选1数据选择器是一种特殊的数据选择器，它具备两组输入数据，每组包含4个输入信号，从而实现8选1的选择功能。
本文将深入探讨双4选1数据选择器的原理和真值表实现。
二、双4选1数据选择器原理双4选1数据选择器的原理基于逻辑门的组合，常见实现方式是使用与门（AND）、或门（OR）、非门（NOT）和选择门（MUX）。
以下是双4选1数据选择器的标准逻辑图：____ _______A0 ----| \ | || AND |----A| |A1 ----|____/ _______ OR |--------- Y| |_____|B0 ------------| || MUX |B1 ------------| ||_______|其中，A0、A1为第一组输入信号，B0、B1为第二组输入信号，Y为输出信号。
AND门用于生成选择信号A，OR门用于生成选择信号B，MUX门根据选择信号实现8选1的功能。
三、双4选1数据选择器真值表分析根据双4选1数据选择器的原理，可以得到其真值表。
由于该选择器具备8个输入和1个输出，总共有256种输入组合，我们将根据选择器的功能特点进行真值表的分析。
1. 选择信号A与选择信号B的关系双4选1数据选择器的第一组输入信号（A0、A1）和第二组输入信号（B0、B1）分别生成选择信号A和选择信号B。
根据逻辑电路的定义，选择信号A和选择信号B只能有一个为1，即A+B=1。
因此，我们可以根据选择信号的取值进行划分。
•当A=0，B=1时，第一组输入信号为数据输入，第二组输入信号为选择信号，此时选择器将根据第二组输入信号的取值选取相应的数据作为输出。
•当A=1，B=0时，第一组输入信号为选择信号，第二组输入信号为数据输入，此时选择器将根据第一组输入信号的取值选取相应的数据作为输出。
实验二数据选择器的逻辑功能及测试
实验二数据选择器的逻辑功能及测试引言：数据选择器是一种常见的电子设备，它能够根据一定的条件从给定的数据集合中选择出符合要求的数据。
在现实生活和工程应用中，数据选择器广泛应用于数据处理、信息查询和决策分析等领域。
本实验旨在设计和实现一个简单的数据选择器，并测试其逻辑功能。
一、实验目的1.熟悉数据选择器的基本原理和逻辑功能；2. 学习使用Logisim进行数字电路绘制和模拟测试；3.实践运用逻辑门电路设计和逻辑表达式推导技巧。
二、实验原理1.数据选择器：数据选择器是一种能够根据输入条件从给定的数据集合中选择出符合要求的数据的电子设备。
常用的数据选择器有多路选择器、分频器和比较器等。
在本实验中，我们将设计一个2-4数据选择器，能够根据两个选择信号S0和S1，选择相应的数据输入D0、D1、D2或D3输出到数据输出端口Y。
2.逻辑功能：2-4数据选择器的逻辑功能可用以下真值表和逻辑表达式表示：S1，S0，D0，D1，D2，D3，Y----，----，----，----，----，----，---0，0，X，X，X，X，Y00，1，X，X，X，X，Y11，0，X，X，X，X，Y21，1，X，X，X，X，Y3Y0=~S1'~S0'D0+~S1'~S0D1+~S1S0'~D2+S1S0D3Y1=~S1'~S0'D0+~S1'~S0D1+~S1S0'~D2+S1S0D3Y2=~S1'~S0'D0+~S1'~S0'D1+~S1S0'D2+S1S0D3Y3=~S1'~S0'D0+~S1'~S0'D1+~S1S0'D2+S1S0'D3其中，~表示取反运算，'表示非运算。
三、实验装置与实验步骤1.设计电路：使用Logisim软件进行电路设计。
首先，添加一个2-4数据选择器。
实验一 FPGA VHDL四选一数据选择器的设计
实验二四选一数据选择器的设计1实验目的（1）进一步熟悉和掌握Qartus II的使用方法；（2）掌握FPGA实验箱使用方法；（3）学习和掌握电路原理图的设计流程1．实验内容使用Qartus II的元件库，通过元件图的方式设计具有4选1功能的数据选择器，并使用FPGA实验箱对程序进行硬件下载，验证。
2．实验条件开发软件：Qartus II 8.0实验设备：FPGA实验箱拟用芯片：Altera EP3C55F484C83．实验设计1)系统原理根据4选1数据选择器的工作原理，有公式：S0S1A S1S0S1S0S1S0Y=+B+C+DS1S0可见，要实现功能，需要6个输入，一个输出。
其中是数据选S1S0择端，A,B,C,D是数据输入端。
由输出高低电平（开关信号）决定数据的输出和传送。
2)电路原理图建立原理图。
元件项使用四个三接口与门和一个四接口的与门，以及两个非门构成。
实验原理比较简单，就是用来实现四选一功能的实现。
如图2-1所示图2-1 4选1数据选择器的原理图3)电路波形图工程编译完成后，必须对其功能和时序性质进行仿真测试。
下图就是实现仿真后的波形，满足原设计要求。
如图2-2所示。
图2-2 四选一数据选择器仿真后的波形4)引脚锁定和硬件测试为了能够对乘法器进行硬件验证，应将其输入信号锁定在芯片确定的引脚上，编译下载。
其锁定输入信号、输出信号如下图2-3。
‘图2-3 四选一数据选择器引脚锁定5)编译文件下载编译文件下载结果如图2-4所示。
图2-4 四选一数据选择器编译文件下载4．实验结果使用实验箱旁边的频率信号低的4个信号做输入信号，通过FPGA 实验箱上的蜂鸣器发出的声音频率快慢来测试实验是否成功。
A输入接入1HZ信号 B输入接入4HZ信号C输入接入8HZ信号 D输入接入16HZSO输入接入L8开关 S1输入接入L7开关Y输出接入蜂鸣器可得实验结果如下表表2-1所示L7=关,L8=关L7=关,L8=开L7=1,L8=开L7=开,L8=开发声频率很慢慢较快快表2-1 开关不同位置时蜂鸣器发声状态实验箱结果如图2-5所示图2-5 实验箱进行试验5．心得体会通过这次实验，让我学习到了如何在Qartus II中使用原理图的方式做出所需要的功能器件。
实验二 数据选择器及其应用ppt课件
四选一数据选择器表达式为F=A1|A0|D0+A1|A0D1+A1A0|D2+A1A0D3，由 表达式可以得到当A1A0=00时，F=D0；A1A0=01时，F=D1； A1A0=10时，F=D2；A1A0=11时，F=D3，这样就起到数据选择的作 用。
根据数据选择器的表达式，可以直接用门电路设计出数据选择器，图 2-1为一个用门电路设计的四选一的数据选择器，其中E为信号使能端， 也称为片选信号。
5、（选作，给出设计思路，画出逻辑图）利用四选一数据选择器实现 一个输血者血型和受血者血型符合输血规则的电路，输血规则如图2-5 所示。
从规则可知，A型血能输给A、AB型，B型血能输给B、AB型，AB型只 能输给AB型，O型血能输给所有四种血型。设输血者血型编码为X1X2， 受血者血型编码为X3X4，符合输血血型规则时，电路输出F为1，否则 为0。 输血者 血型 A 编码 00 受血者 血型 A 编码 00
图2-4 74153真值表
实验内容：
1、用实验方法作出74153的真值表，了解其功能。
Q A B D A BD A B D ABD 0 1 2 3
2、用74153实现下列函数，画出接线图，列出实验数据表。
F X Y Z X Y Z X Y Z XY Z
3、用74153做一个一位数字比较器，对X、Y两个一位数进行比较，根 据输出结果来判断X、Y的大小。画出接线图，验证其功能，并将实验结 果记录下来。 4、用74153及门电路实现一位全加器，输入用3个开关分别表示A、B、 CI，输出用两个指示灯分别表示CO、SI。画出接线图，验证起功能， 并将实验结果记录下来。（可参考图2-5连接图，也可自己设计）
VHDL实验报告 四选一数据选择器的设计
五、实验步骤
4、对设计文件进行仿真
1）选择File--New，在弹出的对话框中选择Vector Waveform File，点击OK按 钮，打开进入一个空的波形编辑器窗口。
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为 1µS，根据仿真需 要，可以自由设置仿真的结束时间（本次设置的为1ms）。选择 QUARTUSII 软件的 Edit--
的 Fie>Save进行保存。
5）指定仿真器设置，在仿真过程中有时序仿真和功能仿真之分，在这里介绍 功能仿真。在 QUARTUSII软件中选择 Processing>Simulator Tool 命令，打开仿真器工具 窗口，如下图所示。
按图上的提示，首先产生功能仿真网表文件（在simulation
mode后选择
二、实验目的
1、熟悉四选一数据选择器的工作原理。 2、进一步掌握VHDL顺序语句和并行语句的使用。 3、进一步熟悉QUARTUSⅡ软件的使用方法和VHDL输入的全
过程。
三、实验原理
在数字系统中常需要将多路数据有选择地分别传送到公共 数据线上去，完成这一功能的逻辑电路称为数据选择器。 数据选择器是一种通用性很强的中规模集成电路，它的用 途很广。
3）点击 Add Hardware 按钮，出现 Add Hardware 对话框，在 Add Hardware 对话 框中，从 Hardware type 列表中选择所需要硬件类型，如果是 USB 接口的请参照用户使用手册 中的 USB 电缆的安装与使用，如果使用的是并口下载线则选取如下图 所示的硬件类型，点击 OK按钮，完成对硬件类型的设置。回到编程器硬件设置窗口， 点击 Close 按钮退出设置。则在 编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。
数据选择器极其应用实验报告
数据选择器的应用一、实验目的了解74LS00，74LS86,74LS153芯片的内部结构和功能；了解数据选择器的结构和功能；了解全加器和全减器的结构和功能；学习使用数据选择器（74LS153）设计全加器和全减器；进一步熟悉逻辑电路的设计和建立过程。
二、实验原理1.四选一数据选择器74LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。
引脚排列如图3－3，功能如表3－2。
图3－3 74LS153引脚功能表3－2S1、S2为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。
1）当使能端S1（S2）＝1时，多路开关被禁止，无输出，Q＝0。
2）当使能端S1（S2）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。
如：A1A0＝00 则选择DO数据到输出端，即Q＝D0。
A1A0＝01 则选择D1数据到输出端，即Q＝D1，其余类推。
数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。
2.实现全加器：列出全加器的真值表：S 真值表：得到o C 真值表：对S 的真值表进行降维，得到：对o C 的真值表进行降维，得到：使用数据选择器实现时，D0，D1，D2，D3分别代表四选一数据选择器的四个输入端，并用A,B 作控制端，电路图如下图：图一0（D0）i C （D2）i C （D1）1（D3）一．实验内容1．按图一搭建逻辑电路，测试实验结果，与真值表进行对照。
*该过程中应注意：实验室所提供的器件与非门并不够用，需要用一个异或门改装成非门，如下图：F=⊕=AA1四．实验收获1．学会了全加器全减器的设计过程，为以后更好的应用打好了基础；2．更加了解了逻辑电路的设计流程；3．搭建逻辑电路的过程中，一定要小心翼翼操作，防止任何错误。
quartus(4选1和编码器)
课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx一、预习报告1、实验目的1、设计并实现4选1选择器2、设计并实现一个8线-3线优先编码器2、实验内容与实验步骤1、启动QuartusⅡ建立一个空白工程，然后命名；2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在过程中发现错误，则找出并更正错误，直至编译成功为止；3、新建仿真文件，对各模块设计进行仿真，验证设计结果；4、选择目标器件，将未使用的管脚设置为三态输入；5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
3、实验环境计算机（装有QuartusⅡ软件）二、实验报告1、实验数据处理4选1数据选择器（1）程序输入课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （2）RTL图（3）功能仿真（4）时序仿真课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （5）引脚分配8线-3线优先编码器（6）程序输入课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （7）RTL图（8）功能仿真（9）时序仿真课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx（10）引脚分配2、实验结论成功实现了4选1数据选择器和8线-3线优先编码器的逻辑功能。
3、实验体会和建议通过本次实验，学会了选择器和编码器的程序，加深了when-else语句和if语句的使用，对选择器和编码器的原理与逻辑功能有了进一步的了解。
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实验二 4选1数据选择器的设计
实验学时：2学时
实验类型：设计
实验要求：必做
一、实验目的
通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。
二、实验原理
数据选择器又叫“多路开关”。
数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。
数据选择器的功能类似一个多掷开关。
数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。
数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。
图1 4选1数据选择器原理图
图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。
三、实验内容
设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
四、实验步骤
1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。
并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。
2）保存好原理图文件，以为文件名保存在工程目录中。
执行Compiler命令对设计文件进行编译。
执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。
3）在波形编辑方式下，编辑的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。
波形文件编辑结束后以为波形文件名存盘。
执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。
五、实验结果
1. 4选1数据选择器的逻辑功能及真值表
2.仿真波形。