Intel IA-32处理器结构与原理
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chapter2IA-32处理器体系结构
第2章 IA-32体系结构 章 体系结构
要点： 要点：
1.基本概念 基本概念 2.IA-32处理器体系结构 处理器体系结构 3.IA-32的内存管理 的内存管理
计算机科学系－ 计算机科学系－计算机导论课件
1
1.基本概念
微机的基本结构 指令执行周期 程序是如何运行的
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计算机科学系－ 计算机科学系－计算机导论课件
16
P6处理器系列
奔腾Pro 奔腾
–提升了指令的执行速度
奔腾Ⅱ 奔腾Ⅱ
– MMX技术 MMX
奔腾Ⅲ 奔腾Ⅲ
– SIMD（流扩展），128位寄存器
奔腾Ⅳ 奔腾Ⅳ
– NetBurst结构 –面向高性能的多媒体应用程序
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10
2.2 基本执行环境
地址空间
– 保护模式：4GB（32位地址，0～232-1） – 实地址模式：1MB（20位地址，0～220-1）
基本寄存器
– 寄存器（Register）是CPU内部的高速储存单元， 访问速度比常规内存快得多。 – 由8个32位通用寄存器、6个16位段寄存器和一个 存放处理器标志的寄存器（EFLAGS）和一个指 令指针（EIP）组成。
2
1.1 微机的基本结构
数据总线
寄存器
中央处理器 （CPU） ）
ALU CU 时钟
内存储器
I/O设备＃1 设备＃ 设备
I/O设备＃2 设备＃ 设备
控制总线
地址总线
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3
1.1 微机的基本结构 总线（bus）：一组用于在计算机各部分之间传送 总线 数据的并行线。
要点： 要点：
1.基本概念 基本概念 2.IA-32处理器体系结构 处理器体系结构 3.IA-32的内存管理 的内存管理
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1
1.基本概念
微机的基本结构 指令执行周期 程序是如何运行的
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16
P6处理器系列
奔腾Pro 奔腾
–提升了指令的执行速度
奔腾Ⅱ 奔腾Ⅱ
– MMX技术 MMX
奔腾Ⅲ 奔腾Ⅲ
– SIMD（流扩展），128位寄存器
奔腾Ⅳ 奔腾Ⅳ
– NetBurst结构 –面向高性能的多媒体应用程序
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2.2 基本执行环境
地址空间
– 保护模式：4GB（32位地址，0～232-1） – 实地址模式：1MB（20位地址，0～220-1）
基本寄存器
– 寄存器（Register）是CPU内部的高速储存单元， 访问速度比常规内存快得多。 – 由8个32位通用寄存器、6个16位段寄存器和一个 存放处理器标志的寄存器（EFLAGS）和一个指 令指针（EIP）组成。
2
1.1 微机的基本结构
数据总线
寄存器
中央处理器 （CPU） ）
ALU CU 时钟
内存储器
I/O设备＃1 设备＃ 设备
I/O设备＃2 设备＃ 设备
控制总线
地址总线
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1.1 微机的基本结构 总线（bus）：一组用于在计算机各部分之间传送 总线 数据的并行线。
微机原理第2章 IA32结构微处理器及其体系结构
出 版 社
用于控制CPU能否相应可屏蔽中断请求。
若置IF＝1，则允许CPU去接收外部的可屏蔽的中断请求；(STI)
若使IF＝0，则屏蔽上述的中断请求；对内部产生的中断不起作
用。(CLI)
微 计 算 机 机 原 理 · 第 2 版 电 子 工 业 出 版 社
③ 追踪标志TF（Trace Flag）/单步中断标志 置TF=1，程序执行当前指令后暂停。 置TF=0，程序执行当前指令后不暂停。 用于调试程序，每执行完一条指令都可以停 下来检查执行结果的状态。
② 辅助进位标志AF（Auxitiary Carry Flag）
字节操作时，低半字节（一个字节的D3）向高半字节有进位或 电 子 借位，则AF＝1，否则为0。标志用于十进制算术运算指令中。 工 业 ③ 溢出标志OF（Overflow Flag） 出 版 社 在算术运算中，带符号数的运算结果超出了8位、16位带符号数
EU负责指令的执行。
由数据寄存器、指针寄存器与算术逻辑单元（ALU）组成。 取指部分与执行指令部分是分开的，二者可以重叠进行
微 计 算 机 机 原 理 · 第 2 版 电 子 工 业 出 版 社
在 8086 中，由于 BIU 和 EU 是分开的，所 以，取指和执行可以重叠进行。
8086指令执行顺序
SP：堆栈指针，与段寄存器SS配合确定堆栈在内存中的位置。
BP（Base Pointer Register）：寻址堆栈操作数时，也是寻址堆栈段。 SI（Source Index Register）和DI（Destination Index Register）常用
于串操作。
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用于控制CPU能否相应可屏蔽中断请求。
若置IF＝1，则允许CPU去接收外部的可屏蔽的中断请求；(STI)
若使IF＝0，则屏蔽上述的中断请求；对内部产生的中断不起作
用。(CLI)
微 计 算 机 机 原 理 · 第 2 版 电 子 工 业 出 版 社
③ 追踪标志TF（Trace Flag）/单步中断标志 置TF=1，程序执行当前指令后暂停。 置TF=0，程序执行当前指令后不暂停。 用于调试程序，每执行完一条指令都可以停 下来检查执行结果的状态。
② 辅助进位标志AF（Auxitiary Carry Flag）
字节操作时，低半字节（一个字节的D3）向高半字节有进位或 电 子 借位，则AF＝1，否则为0。标志用于十进制算术运算指令中。 工 业 ③ 溢出标志OF（Overflow Flag） 出 版 社 在算术运算中，带符号数的运算结果超出了8位、16位带符号数
EU负责指令的执行。
由数据寄存器、指针寄存器与算术逻辑单元（ALU）组成。 取指部分与执行指令部分是分开的，二者可以重叠进行
微 计 算 机 机 原 理 · 第 2 版 电 子 工 业 出 版 社
在 8086 中，由于 BIU 和 EU 是分开的，所 以，取指和执行可以重叠进行。
8086指令执行顺序
SP：堆栈指针，与段寄存器SS配合确定堆栈在内存中的位置。
BP（Base Pointer Register）：寻址堆栈操作数时，也是寻址堆栈段。 SI（Source Index Register）和DI（Destination Index Register）常用
于串操作。
微 计 算 机 机 原 理 · 第 2 版 电 子 工 业 出 版 社
单元2IA32处理器架构-
六個階段都一直處 於使用狀態中。一 般 而言，對於 k 階 段的執行程序而言， n 個指令須要 k + (n - 1) 個時脈週期 的執行時間。
浪費掉的時脈週期 ( 陰影部份 )
• 當階段之一需要二或者更多的時脈周期的時候，時脈 周期再一次被浪費。
當階段數有 k 個 ( 其中一個階段須 要 2 個週期 ) 時， n 個指令將須要 (k + 2n - 1）個週期來 完成指令的執行
System path
多工
• 作業系統能夠同時執行多個任務。. • 相同任務裡同時執行多條線。 • 將 CPU 時間切割以後分配給每個執行緒。 • 任務的迅速切換。
• 所有程式同時執行的錯覺。 • 處理器一定要支援切換的任務。
IA-32處理器架構
• 運作模式 • 基本執行環境 • 浮點運算單元 • ntel微處理器沿革
• 控制單元 負責在執行機器指令時，協調所有相關步驟的順序。 • 算術邏輯單元 負責執行所有的算術運算和邏輯運算，其中算術運 算包括
加法與減法運算，邏輯運算包括 AND、OR 和 NOT 運算。
時脈器 (Clock)
• 每一個與 CPU 和系統匯流排相關的運算都是藉著一個 內部時脈器，以固 定速率送出脈衝來進行同步
memory op1 op2
PC
program
I-1 I-2 I-3 I-4
fetch
read registers
registers instruction
I-1 registerdecLeabharlann dewrite write
flags (output)
ALU execute
多重管線操作
• Pipelining makes it possible for processor to execute instructions in parallel
浪費掉的時脈週期 ( 陰影部份 )
• 當階段之一需要二或者更多的時脈周期的時候，時脈 周期再一次被浪費。
當階段數有 k 個 ( 其中一個階段須 要 2 個週期 ) 時， n 個指令將須要 (k + 2n - 1）個週期來 完成指令的執行
System path
多工
• 作業系統能夠同時執行多個任務。. • 相同任務裡同時執行多條線。 • 將 CPU 時間切割以後分配給每個執行緒。 • 任務的迅速切換。
• 所有程式同時執行的錯覺。 • 處理器一定要支援切換的任務。
IA-32處理器架構
• 運作模式 • 基本執行環境 • 浮點運算單元 • ntel微處理器沿革
• 控制單元 負責在執行機器指令時，協調所有相關步驟的順序。 • 算術邏輯單元 負責執行所有的算術運算和邏輯運算，其中算術運 算包括
加法與減法運算，邏輯運算包括 AND、OR 和 NOT 運算。
時脈器 (Clock)
• 每一個與 CPU 和系統匯流排相關的運算都是藉著一個 內部時脈器，以固 定速率送出脈衝來進行同步
memory op1 op2
PC
program
I-1 I-2 I-3 I-4
fetch
read registers
registers instruction
I-1 registerdecLeabharlann dewrite write
flags (output)
ALU execute
多重管線操作
• Pipelining makes it possible for processor to execute instructions in parallel
第2章 IA-32架构
14
寄存器名
特
殊
用
途
SI
在字符串处理指令中作源变址寄存器用 在间接寻址中作变址寄存器用
DI
在字符串处理指令中作目标变址寄存器用 在间接寻址中作变址寄存器用
BP
在间接寻址中作基址指针用
SP
在堆栈操作中作堆栈指针用
15
2. 段寄存器组
8086CPU的BIU中设置4个16位段寄存器： •代码段寄存器CS（Code Segment） •数据段寄存器DS（Data Segment） •附加数据段寄存器ES（Extra Segment） •堆栈段寄存器SS（Stack Segment）
21
现将各标志位的定义说明如下： （1）CF（Carry Flag）进位标志位。如果做加法时最 高位（字节操作是D7位，字操作是D15位）产生进位或 做减法时最高位产生借位，则CF=1，否则CF=0。 （2）PF（Parity Flag）奇偶标志位。如果操作结果的 低八位中含有偶数个1，则PF=1，否则PF=0。 （3）AF（Auxiliary Carry Flag）辅助进位标志位。如 果做加法时D3 位有进位或做减法时 D3 位有借位 ，则 AF=1，否则AF=0。
第2章 IA-32结构微处理器及 其体系结构
1
主要内容：
微型机的基本结构； 8088（8086）微处理器的工作原理、
引线及结构；
总线的一般概念。
2
§2.1 微处理器的主要性能指标
2.1.1 字长 2.1.2 指令数 2.1.3 运算速度 2.1.4 访存空间 2.1.5 高速缓存大小 2.1.6 虚拟存储空间 2.1.7 是否能构成多处理器系统 2.1.8 工艺形式及其他
12
寄存器名
寄存器名
特
殊
用
途
SI
在字符串处理指令中作源变址寄存器用 在间接寻址中作变址寄存器用
DI
在字符串处理指令中作目标变址寄存器用 在间接寻址中作变址寄存器用
BP
在间接寻址中作基址指针用
SP
在堆栈操作中作堆栈指针用
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2. 段寄存器组
8086CPU的BIU中设置4个16位段寄存器： •代码段寄存器CS（Code Segment） •数据段寄存器DS（Data Segment） •附加数据段寄存器ES（Extra Segment） •堆栈段寄存器SS（Stack Segment）
21
现将各标志位的定义说明如下： （1）CF（Carry Flag）进位标志位。如果做加法时最 高位（字节操作是D7位，字操作是D15位）产生进位或 做减法时最高位产生借位，则CF=1，否则CF=0。 （2）PF（Parity Flag）奇偶标志位。如果操作结果的 低八位中含有偶数个1，则PF=1，否则PF=0。 （3）AF（Auxiliary Carry Flag）辅助进位标志位。如 果做加法时D3 位有进位或做减法时 D3 位有借位 ，则 AF=1，否则AF=0。
第2章 IA-32结构微处理器及 其体系结构
1
主要内容：
微型机的基本结构； 8088（8086）微处理器的工作原理、
引线及结构；
总线的一般概念。
2
§2.1 微处理器的主要性能指标
2.1.1 字长 2.1.2 指令数 2.1.3 运算速度 2.1.4 访存空间 2.1.5 高速缓存大小 2.1.6 虚拟存储空间 2.1.7 是否能构成多处理器系统 2.1.8 工艺形式及其他
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寄存器名
IA-32处理器的功能结构
的数据 堆栈段（Stack Segment）主存中堆栈所在的区
域。程序使用的堆栈一定在堆栈段。 代码段寄存器CS，堆栈段寄存器SS，数据段寄存器
DS，附加段寄存器ES 。FS和GS都属于数据段性质 的段寄存器 段寄存器属于专门的寄存器，不能与通用寄存器一 样使用，只能用于保存与段基地址有关的信息
总线接口单元
指令队列、指令指针、段寄存器、地址加法器和总线 控制逻辑
管理与系统总线的接口，负责对存储器和外设访问
执行单元
ALU、通用寄存器、标志寄存器和控制电路 负责指令译码、数据运算和指令执行
指令执行的两个主要阶段：取指和执行
取指：从主存取出指令代码进入指令队列 执行：译码指令、并发出有关控制信号实现指令功能
处理器按照无符号整数求得结果 设置进位标志CF 设置溢出标志OF
程序员决定 操作数是无符号数，关心进位 操作数是有符号数，注意溢出
IA-32处理器的功能结构
溢出标志的判断方法
处理器硬件判断规则
最高位和次高位同时有进位或同时无进位， 无溢出；最高位和次高位进位状态不同，有 溢出
人工判断的简单规则
数据存储格式举例
例2-4 在0x1000开始的存储单元依次存放的
字节是0x12，0x34，0x56，0x78，如图2-7所
示。分别以字节、字和双字访问存储单元，
其结果如何？
0x1004
...
0x1003
0x78
0x1002
0x56
0x1001
0x34
0x1000
0x12
图2-7各单元存储情况
IA-32处理器的功能结构
执行CLI指令设置IF=0 执行STI指令设置IF=1
IA-32处理器的功能结构
域。程序使用的堆栈一定在堆栈段。 代码段寄存器CS，堆栈段寄存器SS，数据段寄存器
DS，附加段寄存器ES 。FS和GS都属于数据段性质 的段寄存器 段寄存器属于专门的寄存器，不能与通用寄存器一 样使用，只能用于保存与段基地址有关的信息
总线接口单元
指令队列、指令指针、段寄存器、地址加法器和总线 控制逻辑
管理与系统总线的接口，负责对存储器和外设访问
执行单元
ALU、通用寄存器、标志寄存器和控制电路 负责指令译码、数据运算和指令执行
指令执行的两个主要阶段：取指和执行
取指：从主存取出指令代码进入指令队列 执行：译码指令、并发出有关控制信号实现指令功能
处理器按照无符号整数求得结果 设置进位标志CF 设置溢出标志OF
程序员决定 操作数是无符号数，关心进位 操作数是有符号数，注意溢出
IA-32处理器的功能结构
溢出标志的判断方法
处理器硬件判断规则
最高位和次高位同时有进位或同时无进位， 无溢出；最高位和次高位进位状态不同，有 溢出
人工判断的简单规则
数据存储格式举例
例2-4 在0x1000开始的存储单元依次存放的
字节是0x12，0x34，0x56，0x78，如图2-7所
示。分别以字节、字和双字访问存储单元，
其结果如何？
0x1004
...
0x1003
0x78
0x1002
0x56
0x1001
0x34
0x1000
0x12
图2-7各单元存储情况
IA-32处理器的功能结构
执行CLI指令设置IF=0 执行STI指令设置IF=1
IA-32处理器的功能结构
微机原理 第13章 IA-32结构微处理器的结构与工作方式
�
13.2.7 任务切换 13.
任何多用户/ 任何多用户 / 多任务操作系统的一个非常重要的 属性, 属性 , 就是它在各任务或各过程之间有快速切换的能 微处理器通过硬件支持, 力.IA-32微处理器通过硬件支持,提供任务切换指令 微处理器通过硬件支持 直接支持这种操作. 直接支持这种操作.
13.3 虚拟 虚拟8086方式 方式
第13章 13章
IA-32微处理器的工作方式 IA-32微处理器的工作方式
IA-32微处理器有两种主要的工作方式:实地址 微处理器有两种主要的工作方式: 微处理器有两种主要的工作方式 方式和保护虚地址方式. 方式和保护虚地址方式.
13.1 13.2 13.3
实地址方式 保护虚地址方式 虚拟8086 8086方式 虚拟8086方式
13.2.3 描述符 13.
在保护虚地址方式下的每一个段, 在保护虚地址方式下的每一个段 , 都有一个相应 的描述符.描述符由8个字节组成 个字节组成, 的描述符.描述符由 个字节组成,包含了此段的基地 段的大小( 位 址 ( 32位) , 段的大小 ( 20位) , 段的类型等一些主 位 要特性. 要特性. 微处理器中, 在IA-32微处理器中,主要有两种类型描述符: 微处理器中 主要有两种类型描述符: 代段码和数据段描述符; 代段码和数据段描述符; 特种数据段和控制描述符. 特种数据段和控制描述符. 在后一种里又分为特种数据段描述符和控制( 在后一种里又分为特种数据段描述符和控制 ( 门 ) 描述符两大类. 描述符两大类.
微处理器芯片中增加了一种虚拟8086方式. 方式. 在IA-32微处理器芯片中增加了一种虚拟 微处理器芯片中增加了一种虚拟 方式 这是在保护虚地址方式下的一种方式, 这是在保护虚地址方式下的一种方式,即IA-32微处理 微处理 器总体上是工作在保护虚地址方式,支持多用户, 器总体上是工作在保护虚地址方式 , 支持多用户 , 多 任务操作系统的运行,而在多任务的环境中, 任务操作系统的运行 , 而在多任务的环境中 , 有的任 务可以工作在虚拟8086方式. 也即在一个多用户 , 多 方式. 务可以工作在虚拟 方式 也即在一个多用户, 任务的操作系统(பைடு நூலகம்例如UNIX系统) 中,其主体是工 系统) 任务的操作系统( 例如 系统 作在IA-32微处理器的保护虚地址方式,可以做到有的 微处理器的保护虚地址方式, 作在 微处理器的保护虚地址方式 任务运行于32位的保护方式 运行UNIX支持下的软件; 位的保护方式, 支持下的软件; 任务运行于 位的保护方式,运行 支持下的软件 有的任务运行在80286的应用软件;也有的任务运行在 的应用软件; 有的任务运行在 的应用软件 虚拟8086方式,执行DOS的应用软件. 虚拟 方式,执行 的应用软件. 方式 的应用软件
微机原理第2章IA32微处理器的功能结构
（3）系统标志和IOPL字段
1、中断允许标志I
2、追踪标志T 3、IOPL特权级字段
条件转移指令
说明：指令中的字母N表示not，如果不带N说 明标志为0转移，如果带N说明标志为1转移。
1、根据单个标志位的转移指令
JC
CF
JNC
JO OF
JNO
JE / JZ ZF
JNE /JNZ
JP PF
JNP
JS
SF JNS
JCXZ （CX = 0 转）
4、指令指针
8086CPU中的指令指针IP，它总是保存 下一次将要从主存中取出指令的偏移地 址，偏移地址的值为该指令到所在段段 首址的字节距离。在目标程序运行时， IP的内容由微处理器硬件自动设置，程 序不能直接访问IP，但一些指令却可改 变IP的值，如转移指令、子程序调用指 令（ JMP、CALL、RET、IRET ）等。
实地址；保护模式；虚拟8086模式；
2.3 IA-32结构微处理器 的执行环境
2.3.2 基本执行环境
（1）存储器地址空间（8086）
220=1MB， 地址由00000-FFFFF(H)编码
若存放的信息是字节，则按顺序存放 若存放的信息是字，则将字的低位字节 存放在低地址，高位字节存放在高地址 若存放的信息是双字，则将双字的低位 字存放在低地址，高位字存放在高地址
计算机体系结构是连接硬件和软件的一门学科，它研 究的内容不但涉及计算机硬件，也涉及计算机软件。
计算机体系结构（应用）、组成（设计） 及物理实现（制造）
“系统结构” 是指概念性结构和功能特性（功能模块）， 就相当于动物的器官组成及其功能特性，如鸡有胃，胃 可以消化食物。至于鸡的胃是什么形状的、鸡的胃部由 什么组成就不是“系统结构”研究的问题了，而是“系 统组成”研究的问题。所谓“系统组成”就是在逻辑上 如何实现这种功能（功能模块的组成器件），比如“上 帝”给鸡设计了一个一定大小的胃，这个胃的功能是消 化食物，那消化系统的逻辑实现，就是要通过鸡喙吃进 食物和砂石,再通过胃的蠕动、依靠砂石的研磨来消化食 物。而计算机物理实现，主要着眼于器件技术和微组装 技术（器件的物理实现）。拿上面的例子来说，这个胃 由哪些组织组成几条肌肉和神经来促使它运动就是"鸡实
1、中断允许标志I
2、追踪标志T 3、IOPL特权级字段
条件转移指令
说明：指令中的字母N表示not，如果不带N说 明标志为0转移，如果带N说明标志为1转移。
1、根据单个标志位的转移指令
JC
CF
JNC
JO OF
JNO
JE / JZ ZF
JNE /JNZ
JP PF
JNP
JS
SF JNS
JCXZ （CX = 0 转）
4、指令指针
8086CPU中的指令指针IP，它总是保存 下一次将要从主存中取出指令的偏移地 址，偏移地址的值为该指令到所在段段 首址的字节距离。在目标程序运行时， IP的内容由微处理器硬件自动设置，程 序不能直接访问IP，但一些指令却可改 变IP的值，如转移指令、子程序调用指 令（ JMP、CALL、RET、IRET ）等。
实地址；保护模式；虚拟8086模式；
2.3 IA-32结构微处理器 的执行环境
2.3.2 基本执行环境
（1）存储器地址空间（8086）
220=1MB， 地址由00000-FFFFF(H)编码
若存放的信息是字节，则按顺序存放 若存放的信息是字，则将字的低位字节 存放在低地址，高位字节存放在高地址 若存放的信息是双字，则将双字的低位 字存放在低地址，高位字存放在高地址
计算机体系结构是连接硬件和软件的一门学科，它研 究的内容不但涉及计算机硬件，也涉及计算机软件。
计算机体系结构（应用）、组成（设计） 及物理实现（制造）
“系统结构” 是指概念性结构和功能特性（功能模块）， 就相当于动物的器官组成及其功能特性，如鸡有胃，胃 可以消化食物。至于鸡的胃是什么形状的、鸡的胃部由 什么组成就不是“系统结构”研究的问题了，而是“系 统组成”研究的问题。所谓“系统组成”就是在逻辑上 如何实现这种功能（功能模块的组成器件），比如“上 帝”给鸡设计了一个一定大小的胃，这个胃的功能是消 化食物，那消化系统的逻辑实现，就是要通过鸡喙吃进 食物和砂石,再通过胃的蠕动、依靠砂石的研磨来消化食 物。而计算机物理实现，主要着眼于器件技术和微组装 技术（器件的物理实现）。拿上面的例子来说，这个胃 由哪些组织组成几条肌肉和神经来促使它运动就是"鸡实
chapter2 IA-32处理器体系结构
计算机科学系－汇编语言程序设计
7
PC
I-1
存储器
OP1 OP2
程序
I-2
I-3
I-4
读
寄存器
寄存器
I-1
指令队列
解码 写 写 标志 （输出）
ALU
执行
图2.2 指令执行周期
如果指令的执行过程使用了内存操作数，那么需要5种基 本操作： –取指令：控制单元取得指令，将其从存储器拷贝到CPU中并
增加程序计数器PC的值。
u
v
S5 S6
现在假设在6级流水线中再引入 一条流水线，奇数指令进入u流 水线，偶数指令进入v流水线， 这样就消除周期的浪费。 那么对于k级的双流水线处理 器，执行n条指令只需要k+n
I-1 I-1 I-2 I-3 I-2 I-1 I-3 I-2 I-1 I-3 I-2 I-3
个时钟周期。
6级超标量流水线处理器的指令执行情况
计算机科学系－汇编语言程序设计
20
2. 多任务
操作系统运行的可以是一个进程或一个执行线程。一个 进程可能包含多个相互独立的任务，每个任务被称为一 个执行线程。当操作系统能够同时运行多个任务时，就 被认为是多任务的。 由于CPU一次只能执行一条指令，如何实现多任务呢？ 通过OS的调度程序(scheduler)为每个任务分配一小 部分CPU时间(称为时间片)，在时间片内，CPU将执行 一部分该任务的指令，并在时间片结束的时候停止执行 。 通过在多个任务之间的快速切换，给人以同时 运行多个任务的假象。
CPU通过插入CPU插槽的引脚同计算机的其余部分相连 接，大部分引脚与数据总线、控制总线和地址总线相 连接。
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执行引擎 Local Local APIC APIC L2 Cache
总线接口
14
系统总线
系统总线
AMD的双核
Intel的Pentium D双核
15
4. Intel的EM64T技术
• 完全兼容现在的IA-32结构 • 具有传统IA-32模式和IA-32e模式，IA-32e模式 包括64位模式和兼容模式（允许现有程序无需 修改就运行在传统IA-32模式和兼容模式下） • 64位模式下具有以下特性： 64位平板线性地址 增加8个新的通用寄存器 增加8个新的流SIMD扩展（SSE, SSE2和 SSE3) 64位宽的通用寄存器和指令指针寄存器
7
2.3 NetBurst微结构的处理器
2.3.1 NetBurst微结构概述
1. 超级流水线技术 衡量CPU的性能指标是CPU完成应用程序所需的总 时间。其计算公式如下： CPU性能=CPU的主频×IPC IPC是每时钟执行的指令条数。 要提高CPU性能，可采用提高CPU主频和提高IPC。 要提高主频→减少每个流水级的执行周期→要减小每 个流水级的任务量→将任务再分解→增加流水线深度
• 保护模式 - 支持多任务操作，并保护每个任务的数据和程序 - 存储器采用虚拟地址空间、线性地址空间和物理地 址空间三种方式来描述，具有存储保护功能 - 虚拟地址空间64TB（246） - 4级管理，可以使用分页或分段技术管理内存 - Windows、Linux操作系统均运行在该模式下
27
• 虚拟8086模式（V86模式） - 在保护模式下可以同时模拟多个8086处理器的工作
25
• Intel高级数字多媒体增强技术 (Intel® Advanced Digit Media Boost) 引入128 位SIMD执行单元 可以在一个时钟内完成128位的SIMD整型和 浮点运算。
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2.5 IA-32处理器基本执行环境
• 实地址模式 - 与8086/8088兼容，但可以处理32位数据 - 1MB内存空间，分段管理，所有程序全在0 (核心)级 - MS-DOS运行在此模式下，PC机开机首先进入的也 是该模式 - 对内存和程序甚至操作系统没有任何保护能力
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Core微结构的处理器系列
桌面平台的Conroe 移动平台的Merom 服务器平台的Woodcrest Core处理器 Core 2处理器 单核的Core Solo 双核的Core Duo, Core 2 Duo 四核的Core 2 Quad
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2.4.2 Conroe处理器内部per-Threading, HT)技术
• 允许物理上单个的处理器采用共享执行资源的方法同 时执行两个或更多的分离代码流（线程） • HT技术由单处理器上的2个或者多个逻辑处理器组成 ，每个逻辑处理器都有自己的IA-32结构状态(AS) • 每个逻辑处理器都有自己的IA-32通用寄存器、段寄 存器、控制寄存器、调试寄存器等 • 逻辑处理器共享的资源包括执行引擎和系统总线接口
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4. 执行跟踪Cache（execution trace Cache）
放弃L1 指令Cache的设计，采用执行跟踪Cache，它 在译码器的后面，按程序流顺序存放已经译码好的最 多12,000条微指令，
5. 高速系统总线
采用了一种 “四倍速”技术—quad pumping，使得 前端总线能很方便的工作再4倍于系统总线的频率上。
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关于乱序执行技术
为了提高指令流的执行效率，乱序执行核心监视很 多条指令，然后在不损失数据完整性的前提下，采用 能充分发挥多个处理部件并行工作的指令顺序来执行 。这个指令顺序可能和原始程序的不一样。 1）A=B+C 2）P=A*2 3）Q=D-E
1）和3）可配对同时执行
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2.2.2 Pentium III处理器内部结构及工作原理
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• Intel 智能内存访问（Intel® Smart Memory Access） 内存消歧技术利用装载（load）数据指令和 存储（store）数据指令之间的乱序执行来提 高乱序执行部件的效率，其原则是尽量将 load指令提到它前面不冲突的store指令之前 执行。 高级预取技术解决了确保被使用的数据已经 位于最靠近能获得最小内存延迟的地方的问 题。
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• Intel高级智能Cache (Intel® Advanced Smart Cache) －带来了新的双核结构 采用了共享L2 Cache的双核结构 可以在两个核心间动态调整L2 Cache的分配
AS
执行引擎 AS 执行引擎
Local APIC Local APIC L2 Cache 总线接口 系统总线
MOV AX, 200 MOV CX, AX
MOV AX, 200 MOV AX, 412
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2.2 P6微结构的处理器
2.2.1 P6微结构概述
L2 Cache
后端总线
Pentium II • 采用12级3流水超标量结构 • 多路分支预测 FSB 前端总线 -预测分支未来的方向，为处理器预 北桥 内存 先译码分支之后的指令提供依据 • 动态数据流分析 - 处理器分析几条指令的数据相关性和资源可用性 - 以优化的执行顺序高效地乱序执行这些指令 • 推测执行 - 在假设分支走向基础上，执行其中一路指令流 • 双独立总线结构 - 后端总线连接到L2 Cache上 - 前端总线FSB主要负责主存储器的信息传送操作
6. 高级传输Cache
采用8路相联的片内L2 Cache ，与核心同频工作，与 CPU核心的专用总线宽度为256位，是过去的4倍，这 样主频为2.8GHz的Pentium 4其数据带宽将为89.6GBps 。
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2.3.2 Pentium 4处理器内部结构及工作原理
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2.3.3 NetBurst微结构处理器的新技术
除法器
32位 32位 32位 乘法器 80位 80 位
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指令配对规则
• 配对的指令必须是简单指令 • 两条指令之间不可存在“写后读”或“写后写”这 样的寄存器相关性 • 一条指令不能同时既包含位移量又包含立即数 • 带前缀（JCC指令的OF除外）的指令只能出现在U 流水中 • 浮点运算指令不能和任何指令配对（FCXH除外）
第2章 Intel IA-32处理器结构与原理
张明武
scauzhang@
华南农业大学信息（软件）学院
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2.1 Pentium处理器
2.1.1 Pentium处理器的特性 • 80x86系列微处理器兼容 • 有64位数据总线、 32位地址总线，寻址空间4GB。 • RISC型超标量结构 - 两个5级整数指令流水线，一个8级浮点流水线。 • 具有超级流水线技术的高性能浮点运算器。 • 数据-代码分离式高速缓存，符合MESI协议。 • 增强的错误检测和报告功能。 • 利用片上分支目标缓冲器提高分支指令预测准确性。 • 常用的指令不采用微程序设计，而改用硬件实现。 • 支持64位外部数据总线突发传输方式 • 通过APIC总线支持多处理器系统
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5. Intel的虚拟化技术
在硬件层面上提供多虚拟系统功能 一个机器可以虚拟成多个机器，甚至同时可 以运行多个相同或不同的操作系统。 虚拟机监控程序（VMM）为每个操作系统提 供一个虚拟的硬件环境
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2.4 Core微结构的处理器
2.4.1 Core微结构的引入
NetBurst微结构的缺陷： • IPC表现不佳，同频情况下Pentium 4有时还不如前 代的Pentium III • 频率提高后，功耗随之上升，功耗过高，影响了主 频的进一步提高。 Power = Cdynamic×电压×电压×频率 其中Cdynamic是面积与处于活跃状态的数据位×翻转 的触发器数量的乘积。
比较项目
内存管理
实地址模式
分段管理
虚拟8086模式
既分段又分页
存储空间
多任务
1MB
不支持
每个8086程序任务寻址1MB，总寻 址空间4GB 支持，虚拟8086模式是IA-32保护模 式中多任务的一个任务
• 系统管理模式 - 为操作系统和正在运行的应用程序提供透明的电源 管理和系统安全平台功能 - 进入本模式系统将转到一个独立的地址空间运行， 并保存当前程序或任务的基本环境
Pentium D IA-32处理器 AS A S 执行引擎 执行引擎 Pentium EE IA-32处理器 AS AS
AS
AS
Local APIC Local APIC
L2 Cache 总线接口 L2 Cache 总线接口
执行引擎 Local Local APIC APIC L2 Cache 总线接口
1. SIMD技术
• 57条MMX指令操作8个64位长的MMX寄存器内的紧 缩字节（8个字节打包成一个64位长的数据）、字或 双字整型数上执行SIMD • 70条SSE指令处理在8个128位的XMM寄存器中的单 精度浮点数和在MMX寄存器中的紧缩整数。高速缓 存控制指令通过增加主存到Cache和处理器到主存的 数据流，改善存储性能，SIMD浮点指令使处理器能 同时执行4个浮点操作。 • 144条SSE2指令处理在XMM寄存器中的紧缩双精度 浮点数和在MMX与XMM寄存器中的紧缩整数。 • 13条SSE3指令增强SSE, SSE2和x87FPU数学能力的性 能。 12
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2.1.2 Pentium处理器的内部结构与工作原理
分支目标 缓冲器
分 支 检 测 和 目 标 地 址 预取 地址
TLB 代码 Cache 8KB 256位 预取缓冲存储器 指令译码部件
①
控制 ROM
指令 指针
②
①=指令预取 ②=首次译码 ③=二次译码 ④=指令执行 ⑤=写回R
浮点部件
控制 寄存器组