FPGA和SOPC应用——时序分析与逻辑优化

TIMEQUEST TA：TIMEQUEST GUI
TIMEQUEST TA：SDC文件编辑器
可使用GUI中 的对话框添加 约束语句 （Edit – Insert Constraint） 语法高亮 语法提示

TIMEQUEST TA：图形化的SDC编辑
TIMEQUEST TA：使用TQ的基本步骤
TIMEQUEST TA：DERIVE PLL CLOCKS
derive_pll_clocks [-use_tan_name] [-create_base_clocks]
• 用于自动地根据PLL的设置产生由PLL输出的衍生时钟 • 必须已经定义了PLL的输入时钟（除非指定了 create_base_clocks 选项） • 在PLL的输出设置改变时，会自动更新衍生时钟 • 可以采用write_sdc –expand命令将其扩展为标准的 create_clock和create_generated_clock语句 • 必须在SDC文件或控制台窗口中键入（GUI中没有）

Fast Corner 模型（快速模型）


为什么两个模型：

慢速模型是满足建立时间的最坏情况 快速模型是满足保持时间的最坏情况

对于65nm器件，由于低温情况下的“逆温效应”， Quartus II 中还有低温慢速模型。
TIMEQUEST TA

与传统时序分析器（Classic Time Analyzer）相比， TimeQuest Time Analyzer ：
TIMEQUEST TA：用GUI创建衍生时钟
TIMEQUEST TA：衍生时钟例1
create_clock –period 10 [get_ports clk_in] create_generated_clock –name clk_div \ –source [get_pins inst|clk] \ -divide_by 2 \ [get_pins inst|regout]
TIMEQUEST TA：衍生时钟例2
create_clock –period 10 [get_ports clk_in] create_generated_clock –name pulse_clk_out –source clk_in \ –edges {1 4 5} [get_pins pulse_logic|out]
TIMEQUEST TA：衍生时钟例3
create_clock –period 10 [get_ports clk_in] create_generated_clock –name pulse_clk_out -source clk_in \ –edges {1 4 5} -edge_shift {2.5 2.5 0} [get_pins pulse_logic|out]
TIMEQUEST TA：DERIVE PLL CLOCKS例子
create_clock –period 10.0 [get_ports in_clk]
create_generated_clock –name c100 \
–source [get_pins {inst|altpll_component|pll|inclk[0]}] \ -divide_by 1 \ [get_pins {inst|altpll_component|pll|clk[0]}] create_generated_clock –name c200 \ –source [get_pins {inst|altpll_component|pll|inclk[0]}] \ -multiply_by 2 \ [get_pins {inst|altpll_component|pll|clk[1]}] create_generated_clock –name c200_shift \ -source [get_pins {inst|altpll_component|pll|inclk[0]}] \ -multiply_by 2 -phase 90 \ [get_pins {inst|altpll_component|pll|clk[2]}]
具体语法参考Quartus II 手册第三卷
TIMEQUEST TA：CLOCK

加在电路中任何节点的周期性重复电平信号都可以称为时 钟

内部时钟：加在电路中的作为Cell时钟输入的信号 “虚拟”时钟：并没有实际输入，或并不与电路直接有关的时钟信 号。比如由FPGA输出给外部电路的时钟
采用节点名字或一些有实际意义的名字命名时钟 两种时钟：
TIMEQUEST TA：SDC中的集合
在工程网表中满足查找条件的一系列名字（Net、Port等） 在SDC中用于对多个类似路径或网络做约束 可用的查找语句：




get_ports get_pins get_clocks all_clocks all_registers all_inputs all_outpus 等等

TIMEQUEST TA：CREATE CLOCK

create_clock [-name <clock_name>] –period <time> [-waveform {<rise_time> <fall_time>}] [<targets>] [-add]
create_clock –period 20.0 –name clk_50 [get_ports clk_in]

时序分析：路径和分析

三种路径：

时钟路径（Clock Paths） 数据路径（Data Paths） 异步路径（Asynchronous Paths） 同步分析（Synchronous）：分析时钟与数据路径 异步分析（Asynchronous）：分析时钟与异步路径

两类分析：

时序分析：启动沿和锁存沿
时序分析：保持时间裕量

数据保持时间要求与数据保持时间之间的裕量
数据保持时间裕量（Hold Slack）= DAT - DRTH
时序分析：I/O分析

I/O分析采用与前面同步分析中同样的方法

必须指定外部器件和PCB上的时序信息
时序分析：恢复和移除时间
恢复时间：在时钟有效沿之前异步信号必须保持稳定的最 小时间 移除时间：在时钟有效验之后异步信号必须保持稳定的最 小时间
时序分析：数据建立时间要求

数据到达目的寄存器输入端的最迟时间
数据建立时间要求（DRTSU）= CAT - TSU
时序分析：数据保持时间要求

数据在目的寄存器输入端消失的最早时间
数据保持时间要求（DRTH）= CAT + TH
时序分析：建立时间裕量

数据到达时间与数据建立时间要求之间的裕量
数据建立时间裕量（Setup Slack）= DRTSU - DAT
create_clock –period 10.0 –waveform {2.0 8.0} [get_ports sysclk]
TIMEQUEST TA：采用GUI创建时钟
TIMEQUEST TA：NAME FINDER
TIMEQUEST TA：GENERATED CLOCK

create_generated_clock [-name <clock_name>] source <master_pin> [-master_clock <clock_name>] [-divide_by <factor>] [-multiply_by <factor>] [duty_cycle <percent>] [-invert] [-phase <degrees>] [-edges <edge_list>] [-edge_shift <shift_list>] [<targets>] [-add]
FPGA和SOPC应用 ——时序分析与逻辑优化
华中科技大学启明学院电工电子科技创新中心 王贞炎
内容
时序分析基础 TimeQuest时序分析器 FPGA资源优化 FPGA时序优化

时序分析：时序分析是做什么的？
帮助分析和验证一个设计中的时序是否符合要求 所有的数据路径都会按照对应的约束被分析 整个设计必须符合时序要求或例外 指导fitter（布局布线器）布局布线出符合要求的结果

建立时间和保持时间形成一个时间窗，在此 窗之内，数据必须保持稳定。
时序分析：数据到达时间

数据到达目的寄存器数据输入端的时间
数据到达时间（DAT）= 启动沿 + Tclk1 + Tco + Tdata
时序分析：时钟到达时间

时钟到达目的寄存器时钟输入端的时间
时钟到达时间（CAT）= 锁存沿 + Tclk2

• 异步=同步？
• 异步信号的确不需要时钟，但不是完全与时钟无关 • 不能在时钟的有效沿附近跳变，因为会引起寄存器内部出现亚稳 态。
时序分析：QUARTUS II 中的时序模型

Quartus II 中为每个器件建立了两个模型：

Slow Corner 模型（慢速模型）

为每条路径上可能出现的最慢性能的情况建模 在高温低电压下出现最慢性能 为每条路径上可能出现的最快性能的情况建模 在低温高电压下出现最快性能
TA只能提供
有限的分析
TIMEQUEST TA：如何输入约束

所有下面将提到的 约束都可以通过 GUI输入
ห้องสมุดไป่ตู้
TimeQuest的 Constraints菜单 SDC文件编辑器的 Edit – Insert Constraint 菜单