时序逻辑电路的分析(二)
EDA实验二 时序逻辑电路设计(有源程序)
EDA实验二时序逻辑电路设计一、实验目的1、熟悉EDA软件QuartusII的基本设计流程，包括设计输入、编译、综合、仿真；2、熟悉用EDA软件及FPGA器件实现数字电路设计的方法，包括引脚锁定，结构综合；3、熟悉用EDA实验箱对所设计的数字电路进行硬件验证的方法，包括验证方案。
二、实验平台1、硬件2、软件三、实验内容及结果记录1、HDL程序——十进制计数器1）程序代码module key_cnt(key,cnt); //定义模块名input key; //1端输入output reg [3:0] cnt; //4端输出always@(posedge key)beginif(cnt<4'd9) //如果输出值没有大于9cnt<= cnt + 1'b1; //输出值加1elsecnt<= 4'd0; //否则输出端归0endendmodule2）实验结果记录表2.1输入输出A0 Q3 Q2 Q1 Q02、HDL程序——0-9的计数器1）程序代码module number(in,reset,data_out, dig); //模块定义input in,reset; //输入输出定义output [7:0] data_out;output [7:0] dig = 8'b11111110;reg [7:0] data_out;reg [3:0]count ;always @ (posedge in or negedge reset)beginif (!reset) //异步清零begindata_out <= 8'b1111111;count <= 0;endelsebegin count <=count + 1; //计数case (count) //七段译码器4'b0000: data_out = 8'b11000000; // 显示0 4'b0001: data_out = 8'b11111001; // 显示1 4'b0010: data_out = 8'b10100100; // 显示2 4'b0011: data_out = 8'b10110000; // 显示3 4'b0100: data_out = 8'b10011001; // 显示4 4'b0101: data_out = 8'b10010010; // 显示5 4'b0110: data_out = 8'b10000011; // 显示6 4'b0111: data_out = 8'b11111000; // 显示7 4'b1000: data_out = 8'b10000000; // 显示8 4'b1001: data_out = 8'b10011000; // 显示9 default:data_out <= 8'b11000000;endcaseendendendmodule2）实验结果记录表2.2输入输出A1 A0 数码管显示。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
时序逻辑电路典型例题分析
第六章时序逻辑电路典型例题分析第一部分：例题剖析触发器分析例1在教材图6.1所示的基本RS触发器电路中，若⎺R、⎺S 的波形如图P6.1（a）和（b），试分别画出对应的Q和⎺Q端的波形。
解：基本RS触发器，当⎺R、⎺S同时为0时，输出端Q、⎺Q均为1，当⎺R=0、⎺S=1时，输出端Q为0、⎺Q为1，当⎺R=⎺S=1时，输出保持原态不变，当⎺R=1、⎺S=0时，输出端Q为1、⎺Q为0，根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。
需要注意的是，图（a）中，当⎺R、⎺S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。
例2 在教材图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和⎺Q端的波形。
解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（⎺R=1）、S=1（⎺S=0），输出端Q为1、⎺Q为0；R=1（⎺R=0）、S=0（⎺S=1）输出端Q为0、⎺Q为1；当E=0时，输出保持原态不变。
输出端波形见答图P6.2。
例3在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。
解：D锁存器，当E=1时，实现D锁存器功能，即：Q n+1=D，当E=0时，输出保持原态不变。
输出端波形见答图P6.3。
例4在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。
设触发器的初始状态均为0。
解：图中各电路为具有异步控制信号的边沿触发器。
图（a）为边沿D触发器，CP上升沿触发，Q1n+1= A，异步控制端S D接信号C（R D=0），当C=1时，触发器被异步置位，输出Q n+1=1 ；图（b）为边沿JK触发器，CP上升沿触发，Q2n+1= A⎺Q2n +⎺BQ2n，异步控制端⎺R D接信号C（⎺S D =1），当C=0时，触发器被异步复位，输出Q n+1=0；图（c）为边沿D触发器，CP下降沿触发，Q3n+1= A，异步控制端⎺S D接信号C（⎺R D =1），当C=0时，触发器被异步置位，输出Q n+1=1；图（d）为边沿JK触发器，CP下降沿触发，Q4n+1= A⎺Q4n +⎺BQ4n，异步控制端R D接信号C（S D =0），当C=1时，触发器被异步复位，输出Q n+1=0。
《数字逻辑基础》-第03章(2)
步骤4 步骤 画出工作波形图 由状态转换图容易直接画出： 由状态转换图容易直接画出：
1 2 3 4 5 6 7
CP Q1 Q2 Q3 Y
注意：由于采用下降沿触发型触发器，状态的转换发生于 的 注意：由于采用下降沿触发型触发器，状态的转换发生于CP的 下降沿时刻。 下降沿时刻。
分析图示同步时序电路的逻辑功能。 例：分析图示同步时序电路的逻辑功能。 步骤1 写出输出函数、 步骤 写出输出函数、激励函数 及次态函数
&
L
≥1
L = Q2 Q1 + Q2 Q0 + Q2Q1Q0
T2 = xQ1Q0 T1 = xQ1Q0 + xQ1
T0 = xQ1 + ( x ⊕ Q0 )
n Q2 +1 = T2Q2 + T2 Q2
Q2 T2
Q2
Q1 T1
Q1
Q0 T0
Q0
CP
& &
≥1
≥1
= xQ1Q0 Q2 + xQ1Q0 Q2 Q1n +1 = T1Q1 + T1Q1
D1 = xQ2 + xQ1
n +1 次态函数： 次态函数： Q2 = D2
由电路看出
CP
Q2 D2
Q2
Q1 D1
Q1
z ＆
Q1n +1 = D1
即特征方程
＆
激励函数代入次态函数得： 函数代入次态函数得 将激励函数代入次态函数得：
Q2n +1 = xQ2 + xQ1 Q
n +1 1
＆
Байду номын сангаас
≥ 1
= xQ2 + xQ1
时序逻辑电路的分析方法
利用染色体畸变和基因
突变为指标监测环境污染 物的致突变作用
理生化变 化为指标
来监测环
单元1 时序逻辑电路的分析方法
一、生物监测的主要方法
《数字电子技术》
1.生物群落法(生态学方法) 利用生物群落组成和结构的变化及生态 系统功能的变化为指标监测环境污染。
（1）寻找指示生物
例如：蜗虫
水蚯蚓
（2）了解污染物对生物群落的影响
单元1 时序逻辑电路的分析方法
号作用前电路的输出状态有关。
时序逻辑电路 方框图
特点：（1）时序电路往往包含组合电路和存储电路两
部分，而存储电路是必不可少的。（2）存储电路输出 的状态必须反馈到输入端，与输入信号一起共同决定组 合电路的输出。
分类：同步时序逻辑电路：所有触发器的时钟端均连
在一起由同一个时钟脉冲触发，使之状态的变化都与输 入时钟脉冲同步。 异步时序逻辑电路：只有部分触发器的时钟端与输入时 钟脉冲相连而被触发，而其它触发器则靠时序电路内部 产生的脉冲触发，故其状态变化不同步。
时序图：在时钟脉冲序列作用下，电路状态、输出状态随时间变化的 波形图。
单元1 时序逻辑电路的分析方法
1.2 时序逻辑电路的分析方法
《数字电子技术》
[例1-1] 试分析电路的逻辑功能，并画出状态转换图和时序图。
解： 1、写方程式
（1）输出方程
（2）驱动方程
一单、元生1 时物序监逻辑测电的路主的分要析方方法法有哪些？
《数字电子技术》
[例1-1] 试分析电路的逻辑功能，并画出状态转换图和时序图。
解： 1、写方程式
（2）驱动方程
（3）状态方程
单元1 时序逻辑电路的分析方法
1.2 时序逻辑电路的分析方法
6.1-6.2 时序逻辑电路分析
Y
二、状态转换图： 将状态转换表以图形的方式 直观表示出来，即为状态转换图
0 1 2 3 4 5 6 7 0 1
0 0 0 0 1 1 1 0 1 0
0 0 1 1 0 0 1 0 1 0
0 1 0 1 0 1 0 0 1 0
0 0 0 0 0 0 1 0 1 0
循环状态之外的状态在时钟信号的作用下， 都能进入状态转换图中的循环状态之中，具有 这种特点的时序电路叫做能自启动的时序电路。 电路为七进制计数器，能自启动。
0 1 1 0 0 1 0 0
1 0 1 0 1 0 0 0
0 0 0 0 0 0 1 1
状态转换表的另一种形式
CLK Q3 Q2 Q1 Y
Q3 Q2 Q1
* * Q3 Q2 Q1* Y
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1Q1 Q2 * Q1Q2 Q1Q3Q2 Q * Q Q Q Q Q 1 2 3 2 3 3
(3)输出方程：
Y Q2Q3
6.2.2 时序逻辑电路的状态转换表、状态转换图、和时 序图 从逻辑电路的三个方程还不能一目了然看出电路 的功能。
例 试分析图示的时序逻辑电路的逻辑功能，写出它的 驱动方程、状态方程和输出方程，写出电路的状态转 换表，画出状态转换图和时序图。输入端悬空时等效 为逻辑1。
解：(1) 驱动方程： J1 (Q2Q3 ), K1 1 K 2 (Q1Q3 ) J 2 Q1 , J QQ , K 3 Q2 1 2 3
同步时序电路
异步时序电路
米利（Mealy）型时序电路
按输出信号的特点 穆尔(Moore)型时序电路 米利（Mealy）型电路：输出信号取决于存储电路 的状态和输入变量。 穆尔(Moore)型电路：输出信号仅取决于存储电路 的状态。 穆尔(Moore)型电路是米利（Mealy）型电路的一 种特例。
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
时序逻辑和组合逻辑的详解
时序逻辑和组合逻辑的详解
时序逻辑电路与组合逻辑电路是数字电路设计中的两种基本类型。
组合逻辑电路的输出仅取决于当前输入信号的状态，不依赖于过去或将来任何时刻的信号，其输出在输入变化后立即稳定。
例如，多路选择器、加法器等都属于组合逻辑电路。
而时序逻辑电路除了考虑当前输入外，还依赖于电路内部存储元件（如触发器）保持的历史状态信息，具有记忆功能。
它能够根据时钟信号控制数据的流入和流出，实现对信息的存储和延时处理。
如寄存器、计数器、移位寄存器等都是时序逻辑电路的例子。
通过时钟脉冲，这类电路能够在不同的时间点存储并更新数据，形成具有一定时间序列的操作流程。
数字电子技术 第5章 时序逻辑电路的分析
40
5.8异步计数器
1.异步计数器的概念：异步计数器中的 触发器不会同时改变状态，因为它们没 有共同的时钟脉冲
41
2. 三位异步二进制计数器
42
波形图
Q0:2分频 Q1:4分频 Q2:8分频
Q0 Q1’ Q2
43
3.四位异步十进制计数器
1 CP 2 3 4 5 6 7 8 9 10
起译码 作用
电路分析： Di输入的数据，在cp 上升沿作用下,逐位 向左移动，经过4个 脉冲，将把输入的第 1个数传送到输出D0。
电压波形
34
5.5.MSI移位寄存器
M=0 M=1
串行输出
74LS95右移 移位寄存器
并 行 输 出
(1)电路形式：电路接成串行移位右移，并行输入，并行输出。 (2)工作原理：当方式控制M=1时，允许数据以并行方式输入，在cp2作用下，并 行存入J-K FF，并以并行方式输出Data.Q0~Q3。当M=0时，并行输入被禁止， 允许串行输入到J-K FF，在cp1作用下逐位右移。
1
1
1
1
4位异步二进制计数器(74LS93)
电路特点： 74LS93是一个MSI.模2×8进制计数器。从电路形式上看，第1 个FF为2进制，第2~4个FF是8进制计数器。采用两个时钟脉冲 CPA，CPB，有2个复位输入端，为方便灵活使用。
46
74LS93应用
用74LS93构成模16计数器。 将QA(第一级FF输出)作为CPB 使用，成为模16计数器。
(4)将驱动方程分别代入J-K FF的特性方程：
001 000 (2)时序电路的输出为Q3Q2Q1
(3)各FF的驱动方程： J1=Q3 K1=1 J2=1 K2=1 J3=Q2Q1 K3=1
5-2时序逻辑电路的分析
1
1
0
1
0 1 0 / 1 0 1 1
0 0 1 / 0 1 1 1
波形图（略）
6.检查自启动
本电路具有自启动能力。
/L3L2L1L0 Q2Q1 Q0
000
/1110
/1110
/0111
111
100
/0111
001
/1101 /1011
/1101 101
011
010
/1011 110
5.2.3 异步时序逻辑电路的分析举例
0 0 1 / 1 1 1 0 0 1 0 / 1 1 0 1 0 1 1 / 1 0 1 1 1 0 0 / 0 1 1 1 0 0 0 / 1 1 1 0 0 1 1 / 1 1 0 1 0 1 0 / 1 0 1 1 0 0 1 / 0 1 1 1
Q2
n1
Q Q Q
n 1 n 0
n 2
L1 Q1 Q0 L2 Q1Q0 L3 Q1Q1 L4 Q1Q0
画出状态图
现 态 次态/输出信号
Q2
n
Q1
n
Q0
n
Q2 Q1 Q0
n 1 n 1 n 1
0
0 0
0
0 1
0
1 0
L4 L3 L2 L1 0 0 1 / 1 1 1 0
/L3L2L1L0 Q2Q1 Q0
000
/1110
n n Q1 Q0
CP0 CP1
Q1n+1 Q0n+1 Z
0
0 1
0
1 0 0
11/0
00/0 01/0
00 /0 01
/0
11 /1
1
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6.2 时序逻辑电路分析
时序逻辑电路的分析步骤:
1) 根据给定逻辑图写出每个触发器的激励函数; 2) 将得到的激励函数代入相应触发器的特征方程，得到每个
触发器的状态转移方程; 3) 根据逻辑图写出电路的输出函数表达式; 4) 由状态转移方程和输出函数表达式列出状态转移表; 5) 根据状态转移表画出状态转移图; 6) 必要时画出工作波形图（时序图）; 7) 总结逻辑功能。
6.2 时序逻辑电路分析
例2：分析下图所示的同步时序电路。
&J
Q1
1
&K Q1
&J
Q2
2
K
Q2
CP
是同步时序电路，摩尔型电路
&J
Q Z 0 &
3
0
0
3 K
Q3
6.2 时序逻辑电路分析
&
J
Q1
1
&
K
Q1
CP
解：1）激励函数
J1 Q3n Q2n J 2 Q3n Q1n J3 Q2n Q1n
&J
Q2
2
K
Q2
K1 Q3n Q2n
K2 Q3n
K3
Qn 2
&J
3 K
Q0 3
&
0
Z
0
Q3
6.2 时序逻辑电路分析
2）状态转移方程
（将每组激励函数代入J-K触发器的特征方程
Qn1
n
JQ
KQn ,
就得到电路的状态转移方程）
Q n1 3
Q3nQ2n Q1n
Q3nQ2n
J3 Q2n Q1n J 2 Q3n Q1n
K3
Qn 2
K2 Q3n
Q n1 2
Qn 3
Q2nQ1n
Q3nQ2n
Q n1 1
Q3nQ2n Q1n
Qn 3
Q2nQ1n
J1 Q3n Q2n K1 Q3n Q2n
Qn 3
Q1n
Q2n
Q1n
Qn 3
Q2nQ1n
3）输出函数表达式： Z Q3nQ1n
6.2 时序逻辑电路分析
列状态转移表
/0
000
001 /0
/1
/0
101
011
/0
/0
110 /0 010
100
/1
111
电路是同步6进制计数器，具有自启动性
6）画时序波形图
/0
000
/1
/0
101
/0 001
/0 110
011
/0 010
1 23456
CP
Q3 Q2 Q1 Z
现态
次态 输出
Q
n 3
Q
n 2
Q
n 1
Q3n1 Q2n1 Q1n1
00 0 00 1
00 1 01 1
01 1 01 0
01 0 11 0
11 0 10 1
Z
0
0有
0效
0
状 态
0
10 1 00 0 1
1 1 1 1 0 0 1 偏离 1 0 0 0 0 1 0 状态
5) 状态转移图
Q3Q2Q1 /Z