第5章微机总线
微机原理第5章80868088CPU总线操作与时序
读周期
CPU从内存或I/O设备读取数据的过程，包括地 址发送、数据读取和数据返回三个阶段。
写周期
CPU向内存或I/O设备写入数据的过程，包括地址发送、数据写入和数据返回三 个阶段。
03
数据传输过程
读周期
总结词
在读周期中，CPU从内存中读取数据。
详细描述
读周期是CPU从内存中读取数据的过程。在读周期开始时，CPU通过地址总线发送要读取的内存地址，然后通过 数据总线从内存中读取数据。这个过程需要多个时钟周期，具体取决于数据的存储位置和CPU的速度。
然而，随着总线技术的不断发展，也 面临着一些技术挑战。例如，如何提 高总线的传输效率、降低能耗以及优 化系统性能等。为了解决这些问题， 需要不断进行技术创新和改进。
展望
未来，CPU总线技术将继续发挥其在 微机原理中的重要作用。随着技术的 不断进步和应用需求的增加，总线技 术将更加成熟和多样化。同时，随着 人工智能、大数据等新兴技术的发展 ，总线技术也将与这些领域进行更深 入的融合，为解决实际问题提供更多 可能性。
8086/8088 CPU的总线结构
地址总线
用于传输地址信息，确定要访问的内存单元或I/O 端口。
数据总线
用于传输数据信息，实现数据在CPU和内存或I/O 设备之间的传输。
控制总线
用于传输控制信号，控制CPU和内存或I/O设备之 间的操作。
总线操作时序
时钟信号
用于同步总线上的操作，确保数据传输的正确 性。
中断源
指引发中断的事件或异常情况，如输入/输出设备、定时器、故障等。
中断向量
指中断处理程序的入口地址。
中断响应过程
保存程序计数器
当发生中断时，CPU会自动将当前的程序计数器（PC）值保存到堆栈 中，以便在中断处理完毕后能够正确返回到原程序。
微处理器系统结构与嵌入式系统设计 第五章 答案
5.10 用16K×1位的DRAM芯片组成64K×8位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？（1）组建存储器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。
每8片组成16K×8位的存储区，A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号，逻辑框图如下（图有误：应该每组8片，每片数据线为1根）（2）设16K×8位存储芯片的阵列结构为128行×128列，刷新周期为2ms。
因为刷新每行需0.5μS，则两次（行）刷新的最大时间间隔应小于：为保证在每个1μS内都留出0.5μS给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。
●若采用分散刷新方式，则每个存储器读/写周期可视为1μS，前0.5μS用于读写，后0.5μS用于刷新。
相当于每1μS刷新一行，刷完一遍需要128×1μS＝128μS，满足刷新周期小于2ms的要求；●若采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5μS。
如每隔14个读写周期刷新一行，相当于每15μS刷新一行，刷完一遍需要128×15μS＝1920μS，满足刷新周期小于2ms的要求；需要补充的知识：刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。
刷新周期通常可以是2ms，4ms或8ms。
DRAM一般是按行刷新，常用的刷新方式包括：●集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。
特点：存在一段停止读/写操作的死时间，适用于高速存储器。
（DRAM 共128行，刷新周期为2ms ，读/写/刷新时间均为0.5μS ）● 分散式：一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。
微机原理第5章80868088CPU总线操作与时序
微机原理与接口技术 第5章 8086/8088CPU的总线操作与时序
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
最小系统模式系统中只有8086一个处理器，所有的 控制信号都是由8086CPU产生。
最大系统模式系统中可包含一个以上的处理器，如协 处理器8087。系统规模比较大时，系统控制信号不由 8086直接产生，而通过与8086配套的总线控制器形成。
*DMA方式
•管脚分析内容： 信号流向：输入、输出、双向 管脚状态：0、1、高阻（悬空）
一、概述 二、8086管脚分类
（一）地址数据线 （二）地址状态线 （三）控制总线（1）-（17） （四) 单CPU模式管脚说明
(五) 多CPU模式引脚说明 三、8088管脚功能 §5.3 8086/8088支持的芯片及最大/最小系统 §5.4 CPU时序
一、微概机述原理与接口技术 第5章 8086/8088CPU的总线操作与时序 •8086、8088为40条引脚， DIP封装 •典型工作模式：
微机原理与接口技术 第5章 8086/8088CPU的总线操作与时序
微机原理与接口技术 第5章 8086/8088CPU的总线操作与时序
第1章
第2章
课 第3章
程
第4章 第5章
教 第6章
学
第7章 第8章
单 第9章
第10章
元 第11章
第12章
操作系统第五章答案
第五章设备管理1、试说明设备控制器的组成。
P163答：设备控制器的组成由设置控制器与处理机的接口；设备控制器与设备的接口；I/O 逻辑。
2、为了实现CPU与设备控制器间的通信，设备控制器应具备哪些功能？P162-P163 答：基本功能：接收和识别命令；数据交换；标识和报告设备的状态；地址识别；数据缓冲；差错控制。
3、什么是字节多路通道？什么是数组选择通道和数组多路通道？P164-P165 答：1、字节多路通道：这是一种按字节交叉方式工作的通道。
它通常都含有许多非分配型子通道，其数量可从几十到数百个，每个子通道连接一台I/O 设备，并控制该设备的I/O 操作。
这些子通道按时间片轮转方式共享主通道。
只要字节多路通道扫描每个子通道的速率足够快，而连接到子通道上的设备的速率不是太高时，便不致丢失信息。
2、数组选择通道：字节多路通道不适于连接高速设备，这推动了按数组方式进行数据传送的数组选择通道的形成。
3、数组多路通道：数组选择通道虽有很高的传输速率，但它却每次只允许一个设备数据。
数组多路通道是将数组选择通道传输速率高和字节多路通道能使各子通道（设备）分时并行操作的优点相结合而形成的一种新通道。
它含有多个非分配型子通道，因而这种通道既具有很多高的数据传输速率，又能获得令人满意的通道利用率。
4、如何解决因通道不足而产生的瓶颈问题？P166答：解决“瓶颈”问题的最有效的方法，便是增加设备到主机间的通路而不增加通道，就是把一个设备连接到多个控制器上，而一个控制器又连接到多个通道上。
多通路方式不仅解决了“瓶颈”问题。
而且提高了系统的可靠性，因为个别通道或控制器的故障不会使设备和存储器之间没有通路。
5、试对VESA及PCI两种总线进行比较。
P167答：1、VESA 该总线的设计思想是以低价位迅速点领市场。
VESA 总线的带宽为32 位，最高传输速率为132Mb/s。
VESA 总线仍存在较严重的缺点，它所能连接的设备数仅为2—4 台，在控制器中无缓冲，故难于适应处理器速度的不断提高，也不能支持后来出现的Pentium 微机。
第五章微机原理课后习题参考答案
习题五一. 思考题⒈半导体存储器主要分为哪几类？简述它们的用途和区别。
答：按照存取方式分，半导体存储器主要分为随机存取存储器RAM（包括静态RAM和动态RAM）和只读存储器ROM（包括掩膜只读存储器，可编程只读存储器，可擦除只读存储器和电可擦除只读存储器）。
RAM在程序执行过程中，能够通过指令随机地对其中每个存储单元进行读\写操作。
一般来说，RAM中存储的信息在断电后会丢失，是一种易失性存储器；但目前也有一些RAM 芯片，由于内部带有电池，断电后信息不会丢失，具有非易失性。
RAM的用途主要是用来存放原始数据，中间结果或程序，与CPU或外部设备交换信息。
而ROM在微机系统运行过程中，只能对其进行读操作，不能随机地进行写操作。
断电后ROM中的信息不会消失，具有非易失性。
ROM通常用来存放相对固定不变的程序、汉字字型库、字符及图形符号等。
根据制造工艺的不同，随机读写存储器RAM主要有双极型和MOS型两类。
双极型存储器具有存取速度快、集成度较低、功耗较大、成本较高等特点，适用于对速度要求较高的高速缓冲存储器；MOS型存储器具有集成度高、功耗低、价格便宜等特点，适用于内存储器。
⒉存储芯片结构由哪几部分组成？简述各部分的主要功能。
答：存储芯片通常由存储体、地址寄存器、地址译码器、数据寄存器、读\写驱动电路及控制电路等部分组成。
存储体是存储器芯片的核心，它由多个基本存储单元组成，每个基本存储单元可存储一位二进制信息，具有0和1两种状态。
每个存储单元有一个唯一的地址，供CPU访问。
地址寄存器用来存放CPU访问的存储单元地址，该地址经地址译码器译码后选中芯片内某个指定的存储单元。
通常在微机中，访问地址由地址锁存器提供，存储单元地址由地址锁存器输出后，经地址总线送到存储器芯片内直接进行译码。
地址译码器的作用就是用来接收CPU送来的地址信号并对它进行存储芯片内部的“译码”，选择与此地址相对应的存储单元，以便对该单元进行读\写操作。
微型计算机的总线技术原理分析
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（6）USB传输线能够提供100mA的电流，而带电源的USB Hub使得每个接口可以提供500 mA的电流。
（7）USB V1.1规范提供全速12Mbps的模式和低速1.5Mbps 的模式，USB V2.0规范提供高达480Mbps的数据传输速 率，可以适应各种不同类型的外设。
8位ISA总线是一种开放式的结构总线，在总线母板上有8个系 统插槽，用于I/O设备和PC机的连接。由于8位ISA总线具有价格 低、可靠性好、使用灵活等特点，并且对插板兼容性好。
8位ISA总线引脚信号总共有62条。通过一个31脚分为A、B两 面的连接插槽来实现，其中，A面为元件面，B面为焊接面。符 合ISA总线标准的接插件可以方便的插入，以便对微型计算机 系统进行功能扩展。
16位ISA总线的前62引脚的信号分布及其功能与8位ISA总线基 本相同，仅有两处作了改动。
16位ISA总线中新增加的36引脚插槽信号扩展了8位数据线、7 位地址线、存储器和I/O设备的读写控制线、中断和DMA控制线 、电源和地线等。
新插槽中的引脚信号分为C（元件面）和D（焊接面）两列。
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4.3 局部总线
4.3.1 VESA总线
VESA（Video Electronics Standards Association 视频电 子标准协会）总线是一种32位接口的局部总线，通 常称为VL总线。
由于EISA总线工作频率是8MHz，而VESA局部总线工 作频率可以达到33MHz。因此，需要高速数据传输 的系统可以采用VESA局部总线。它通常用于视频和 磁盘到基于80486的PC机的接口。
PCI V2.0版本支持32/64位数据总线，总线时钟为25～ 33MHz，数据传输率达132～264MB/s。1995年推出的PCI V2.1版本支持64位数据总线，总线速度为66MHz，最大 数据传输率达528MB/s。这个速度是最初的IBM PC总线的 100倍，是最快的ISA总线的40倍。PCI总线的优良性能使 它成为当前Pentium系列芯片的最佳选择，现在所有 Pentium主板都使用了PCI V2.1和更新版的PCI总线。
总线基本知识(共34张PPT)
第3页，共34页。
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1
1.微型计算机总线概述
总线:是一组信号线的集合.它是器件之间通信和控制 的的渠道.
——以分时的方法来为多个部件服务的 ——总线仲裁电路来避免总线冲突
——总线的指标主要有2个，总线的工作频率和总线的宽度
—总线频率是总线时钟频率
—总线的宽度是指能够一次并行传送的信息位数
第4页，共34页。
RS-485采用半双工工作方式，因此，发送电路须由使能信号 加以控制。RS-485用于多点互连时非常方便，可以省掉信号 线
第22页，共34页。
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5
2.ＵＳＢ总线
USB(UniversalSerialBus)是外围设备与计算机进行连接的 接口总线．
——即插即用，热拔插，接口体积小，节省资源，传输可 靠，提供电源，良好的兼容性，共享式通信和低成本 ——达到了480Ｍb/s的传输速度. ——半双工串行总线.
7.1 总线基本知识
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内容简介 重点/难点 习题解答
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内容简介
总线是微型计算机系统的重要组成部分，是系
统中传递各类信息的通道，也是微型计算机系统中 各模块间的物理接口，它负责CPU和其它部件之间 信息的传递。通过本章学习，熟悉总线的一般概念 和微机系统总线的组成，理解PCI总线、RS-232-C 总线和USB总线的性能特点、连接方法及应用场合， 学会根据总线的规范设计简单的扩展接口。
初始化，在主控制器与USB设备之间建立通信信道。
•设备驱动程序(USBDeviceDriver) ——驱动USB设备的程序，通常由操作系统或USB设备制造商
提供。
•USB芯片驱动程序(USBDriver)
微机原理与接口技术 第5章课后作业答案
4
D0～ D7 8088系统 BUS
D0～ D7 · · · A0 SRAM 6116
A0 A 10
MEMW
A 10
R/W OE D0～ D7 CS
MEMR
D0～ D7 A0 · · ·
A0 A 10 R/W OE CS
A 10
MEMW MEMR & A 18 A 17 A 19 A 16 A 15 A 14 A 13 A 12 A 11
5.10 74LS138译码器的接线图如教材第245页的图5-47所示，试判断其输出端Y0#、Y3#、Y5#和 Y7＃所决定的内存地址范围。
解：因为是部分地址译码（A17不参加译码），故每个译码输出对应2个地址范围： Y0＃：00000H ～ 01FFFH 和 20000H ～ 21FFFH Y3＃：06000H ～ 07FFFH 和 26000H ～ 27FFFH
5.2 为什么动态RAM需要定时刷新？
解：DRAM的存储元以电容来存储信息，由于存在漏电现象，电容中存储的电荷会逐渐泄漏，从而使信息丢失或出 现错误。因此需要对这些电容定时进行“刷新”。 5.3 CPU寻址内存的能力最基本的因素取决于___________。 解：地址总线的宽度。 5.4 试利用全地址译码将6264芯片接到8088系统总线上，使其所占地址范围为32000H～33FFFH。 解：将地址范围展开成二进制形式如下图所示。 0011 0010 0000 0000 0000 0011 0011 1111 1111 1111
解：
（1）特点是：它结合了RAM和ROM的优点，读写速度接近于RAM，断电后信息又不会丢失。 （2）28F040的编程过程详见教材第222～223页。 5.14 什么是Cache？它能够极大地提高计算机的处理能力是基于什么原理？ 解： （1）Cache 是位于CPU与主存之间的高速小容量存储器。 （2）它能够极大地提高计算机的处理能力，是基于程序和数据访问的局部性原理。 5.15 若主存DRAM的的存取周期为70ns，Cache的存取周期为5ns，有它们构成的存储器的平 均存取周期是多少？ 解：平均存取周期约为 70×0.1ns + 5×0.9ns =11.5ns。
微机原理ppt全
1．无条件方式
这种方式在传送信息时，已知外设是准备好的状态，所以 输入输出时都不需要查询外设的状态。可直接用IN和OUT指令 完成与接口之间的数据传送。但这种方式必须确保外设已经准 备好时才可使用，否则就会出错，故很少使用。采用无条件传 送方式的接口电路如图5-3所示。
图5-3 无条件传送方式接口电路
第5章 输入输出基本方式
2．查询方式
当CPU与外设之间进行数据传递源自， 很难保证CPU在执行输入操作时，外设一 定是“准备好”的；而在执行输出操作时 ，外设一定是“空闲”的。为保证数据传 送的正确进行，CPU必须在数据传送之前 对外设的状态进行查询，确认外设已经满 足了传送数据的条件后再与外设进行数据 交换，否则一直处于查询等待状态，这就 是查询方式。
第5章 输入输出基本方式
使用查询方式工作的外设必须至少有两个部 件，其中之一是状态部件。CPU每一次与外设进行 数据交换之前，先从状态部件读取信息，判断外 设是否处于“就绪”（Ready）状态。如果来自外 设的状态信息反映出外设“没有准备好”或正 “忙”（Busy），说明还不能进行数据传递；反 之，当CPU检测到外设已准备好（Ready）后，才 可以与外设进行一次数据传递。 （1）查询方式输入
第5章 输入输出基本方式
5.1 输入输出方式 5.2 8086/8088的中断系统 5.3 8086/8088的中断控制与DMA控制 5.4 接口与总线
第5章 输入输出基本方式
5.1 输入输出方式 5.2 8086/8088的中断系统 5.3 8086/8088的中断控制与DMA控制 5.4 接口与总线
第5章 输入输出基本方式
“统一编址” 的特点是：内存和I/O端口共用一 个地址空间；所有访问内存的指令都可用于I/O端口 ，包括内存的算术逻辑运算指令。
微机原理一至四章课后习题[1]
第一章习题1简答：微处理器也叫CPU或中央处理器，包括运算器、控制器、寄存器组和内部总线。
微型计算机包括CPU、内存、I/O接口、系统总线。
微型计算机系统由硬件系统和软件系统共同构成微型机系统，是相辅相成的，缺一不可关系：微型计算机是以微处理器为核心，微型计算机系统是以微型计算机为核心，它们都不能独立工作，只有微型计算机系统才是完整的数据处理系统，才具有实用意义。
2简答：微型计算机由CPU、内存、I/O接口、系统总线组成。
3简答：在CPU内部连接各寄存器及运算部件之间的总线称为微处理器总线，即内部总线。
总线由三类传输线组成：数据线、地址线和控制线。
4答：微型计算机的工作过程就是逐条执行指令序列的过程，也就是不断的取指令和执行指令的过程。
在去指令阶段，把指令的地址赋给程序计数器PC，CPU从内存中读出的内容为指令，把它送入指令寄存器，由指令译码器译码，经控制器发出相应的控制信号。
在执行指令阶段，CPU执行指令所规定的具体操作。
一条指令执行完毕，就转入下一条指令的取指令阶段，这样周而复始的循环直到程序结束。
第二章习题一、填空题1、执行部件EU的组织有：，和。
2、8086CPU从偶地址访问内存1个字时需占用周期，而从奇地址访问内存1个字操作需占用周期。
3、IBM-PC机中的内存是按段存放信息的，一个段最大存贮空间为字节。
4、8086微处理机在最小模式下，用来控制输出地址是访问内存还是访问I/O。
5、一台计算机能执行多少种指令，是在时确定的。
二、单项选择题1、微型计算机的性能主要由来决定。
A、价钱B、CPUC、控制器D、其它2、对微处理器而言，它的每条指令都有一定的时序，其时序关系是A、一个时钟周期包括几个机器周期，一个机器周期包括几个指令周期。
B、一个机器周期包括几个指令周期，一个指令周期包括几个时钟周期。
C、一个指令周期包括几个机器周期，一个机器周期包括几个时钟周期。
D、一个指令周期包括几个时钟周期，一个时钟周期包括几个机器周期。
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本 章 内 容
5.1 总线技术
5.2 8086的引脚信号
5.3 8086的总线时序
5.4 奔腾处理器引脚和时序
5.5 微机系统总线
本 章 内 容
5.1 总线技术
5.2 8086的引脚信号
5.3 8086的总线时序
5.4 奔腾处理器引脚和时序
5.5 微机系统总线
总线频率
总线信号的时钟频率 时钟频率越高，工作速度越快
总线带宽（Bandwidth）
单位时间传输的数据量 总线带宽越大，总线性能越高
总线带宽
总线带宽＝总线传输速率＝吞吐率 总线带宽＝传输的数据量÷需要的时间 常用单位
每秒兆字节（MB/s） 每秒兆位（Mb/s）或每秒位（bps）
举例
写后读（Read-After-Write）
先写后读同一个地址单元，适用于校验
读修改写（Read-Modify-Write）
先读后写同一个地址单元，适用共享数据保护
广播（Broadcast）
一个主设备对多个从设备的写入操作
5. 性能指标
总线宽度
总线能够同时传送的数据位数 位数越多，一次能够传送的数据量越大
8282 锁存器 读写控 制 BHE 读写 A0 控制 读写 控制
AB
/ R R D E Y S
D15 ~ D0
T OE 8286 收发器
CSH 奇地址存 储体
CSL 偶地址存 储体
CS I/O 接口
D7 ~ D0
DB
D15 ~ D8
最大工作模式下硬件逻辑图
8086CPU
S0 S1 S2 MN/MX
5.1 总线技术
微型计算机系统的总线结构
以总线作为信息传输的公共通道
总线结构的特点
通过总线相互连接、实现数据传输 组态灵活、易于扩展等
广泛应用的总线都实现了标准化，便于在互
连各个部件时遵循共同的总线规范
5.1.1 总线类型
总线连接方法广泛用于微机系统的各个连接层次上
芯片总线：
RD*（Read）
读控制，三态、输出、低电平有效 有效时，表示处理器正从存储单元或I/O端口读取数据
2. 基本总线操作
存储器读（Memory Read）
处理器从存储器读取代码或读取操作数 每条指令执行前都需从主存取指 以存储单元为源操作数的指令在执行时
存储器写（Memory Write）
M/IO*（Memory/Input and Output）
访问存储器或者I/O，三态、输出、高低电平均有效 高电平（M），表示处理器访问存储器 低电平时（IO*），表示处理器访问I/O端口
WR*（Write）
写控制，三态、输出、低电平有效 有效时，表示处理器正将数据写到存储单元或I/O端口
8288
S0 S1 S2 INTA MRDC
地
C L READY RESET
8284 时钟 发生器
K
MWTC DEN IORC DT/R IOWC ALE
CB
地
STB OE
R E S E T
R E A D Y
BHE A19-A16 AD15-AD0
8282 锁存器
D15 ~ D0
OE T 8286 OE 8286 收发器 T
1M＝106
5MHz的8086微处理器
16÷（4×0.2×10-6）bps＝20×106 bps＝2.5 MB/S
66MHz的Pentium，基本非流水线总线周期
64÷2×66×106 bps＝264 MB/S
66MHz的Pentium，2-1-1-1猝发读周期
32÷5×66×106 B/S＝422.4 MB/S
描述总线信号随时间变化的规律以及总线信号 间的相互关系 采用时序图形象化地表现时序
指令周期
一条指令从取指、译码到最终执行完成的过程
总线周期或机器周期
伴随有数据交换的总线操作
T状态
处理器的基本工作节拍，对应时钟周期
5.2 8086的引脚信号
8086/8088 CPU 共有40 个引脚。由于 8088 的 外部数据总线为8位，而8086为16位，因此， 二者的外部引脚功能并不完全相同。
微机总线层次结构
内总线（系统总线）
扩充存储器
外总线 CPU
（片内
通信接口
计算机
芯片口
总线）
打印机
智能仪表
主机板 网络接口 局域网络
5.1.2 总线的数据传输
主设备(Master)：控制总线完成数据传输 从设备(Slave)：被动实现数据交换
5.1.3 总线信号和时序
地址总线
主控模块（如处理器）的地址总线都是输出的 从模块（如存储器或I/O端口）的地址总线都是 输入的
数据总线
双向传输，在主从模块间传送、交换数据信息
控制总线
有输出也有输入信号 基本功能是控制存储器及I/O读写操作 还包括中断与DMA控制、总线仲裁、数据传输握 手联络等
5.2.1 地址/数据引脚
由于微机连接外设的能力有限以及 I/O地址空间不
需要很大，所以 8086 处理器在寻址外设时只使用
了20位物理地址的低16位，即A15-A0.
如果仍然按照每个I/O地址对应一个字节数据，那
么16位I/O地址总线具有64K个8位端口
如果将以偶数地址开始的连续两个 I/O地址作为一
2. 总线仲裁
总线仲裁：决定当前控制总线的主设备 集中仲裁
系统有一个中央仲裁器（控制器），负责主模 块的总线请求和分配总线的使用
分布仲裁
不需要中央仲裁器 各个主模块都有自己的仲裁器和唯一的仲裁号 主模块请求总线时，发送其仲裁号 比较各个主设备仲裁号决定
3. 同步方式
同步时序
总线操作过程由共用的总线时钟信号控制 适合速度相当的器件互连总线，否则需要准备 好信号让快速器件等待慢速器件（半同步） 处理器控制的总线时序采用同步时序
处理器向存储器写入操作数 以存储单元为目的操作数的指令在执行时
I/O读（Input/Output Read）
处理器从外设读取操作数 只有执行输入指令IN时才有
I/O写（Input/Output Write）
处理器向外设写出操作数 只有执行输出指令OUT时才有
读写控制信号的组合
M/IO*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期
总线周期 存储器读 MEMR*
存储器写 MEMW* I/O读 IOR* I/O写 IOW*
M/IO* 高
高 低 低
WR* 高
低 高 低
8088
5.2 8086的引脚信号
分类学习这40个引脚（总线）信号
1. 2. 3. 4. 5.
数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚
5.2.1 地址/数据引脚
AD15～AD0（Address/Data）
地址/数据分时复用引脚，共16个引脚 单向输出地址总线，双向数据总线，三态输出
A19/S6～A16/S3（Address/Status）
地址/状态分时复用引脚，4个三态输出信号 输出高4位地址、状态信号
BHE*/S7（Byte High Enable/Status）
高字节允许/状态分时复用引脚，三态输出信号 输出低有效表示传送高字节数据，状态信号 总线复用：同一引脚在不同时刻具有不同功能
1. 引脚信号
信号的功能
用英文单词或英文缩写表示引脚名称
信号的流向
处理器输出到外部，从外部输入到处理器内部
有效方式
低电平、高电平有效，上升沿、下降沿有效 高电平和低电平都有效
三态能力
高阻状态放弃对引脚的控制 其他设备控制该引脚
引脚信号的功能示意
2. 总线时序
总线时序（Timing）
一起构成系统时 此时，8086和总线控制器8288共同形成系统总线信号
最小工作模式下硬件逻辑图
＋5V
8086CPU
MN/MX
INTA RD CLK WR READY M/IO RESET ALE BHE A19-A16 AD15-AD0 DEN DT/R
8284 时钟 发生器
CB
地 STB OE
A1 ~ A19
异步时序
总线操作需要握手联络（应答）信号控制 传输的开始伴随有启动（选通或读写）信号 传输的结束有一个确认信号，进行应答 操作周期可变、可以混合慢速和快速器件
4. 传输类型
读数据传送：数据由从设备到主设备 写数据传送：数据由主设备到从设备 猝发传送（数据块传送）
给出起始地址，将固定块长的数据一个接一个 地从相邻地址读出或写入
个16位I/O端口，则16位I/O地址总线具有32K个16
位端口。
5.2.2 读写控制信号
8086的两种组态模式
8088/8086具有两种组态，构成两种不同规模的应用系统
最小组态模式 构成小规模的应用系统，如系统中只有一个8086 8086本身提供所有的系统总线信号 最大组态模式
构成较大规模的应用系统，例如与数值协处理器 8087
芯片总线：大规模集成电路芯片内部（如微处理器的内部总线） 局部总线：元件级总线，一个单板机或一个插件板的板内总线， 用于板上各芯片的连接。
内总线： 一般称为系统总线，又称微机总线或板级总线，是主机
板中微处理器、存储器及I/O接口电路之间，主机模板与
各种接口模板之间。是微机中最重要的一种总线 外总线： 微机系统之间以及微机系统与外部设备之间
某一时刻，只能有一个主设备控制总线， 其他设备此时可以作为从设备