计算机组成原理第9章习题指导
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计算机组成原理第 9 章习题
解：指令周期是 CPU 取出并执行一条指令所需的全部时间，即完成一条指令的时间。机器周期是 所有指令执行过程中的一个基准时间，通常以存取周期作为机器周期。时钟周期是机器主频的倒数， 也可称为节拍，它是控制计算机操作的最小单位时间。 一个指令周期包含若干个机器周期，一个机器周期又包含若干个时钟周期，每个指令周期内的机 器周期数可以不等，每个机器周期内的时钟周期数也可以不等。 例 9.7 能不能说机器的主频越快，机器的速度就越快，为什么？
Ad(MDR)→Bus→MAR 1→R 数据线→MDR MDR→Bus→Y (AC) + (Y) →Z Z→AC
；MDRo 和 MARi 有效，指令的地址码字段→MAR ；CU 发读命令 ；操作数从存储器→数据线→MDR ；MDRo 和 Yi 有效，操作数→Y ；ACo 有效，CU 向 ALU 发加命令，结果→Z ；Zo 和 ACi 有效，结果→AC
解：不能说机器的主频越快，机器的速度就越快。因为机器的速度不仅与主频有关，还与机器周 期中所含的时钟周期数以及指令周期中所含的机器周期数有关。同样主频的机器，由于机器周期所含 时钟周期数不同，机器的速度也不同。机器周期中所含时钟周期数少的机器，速度更快。 此外，机器的速度还和其他很多因素有关，如主存的速度、机器是否配有 Cache、总线的数据传输率、 硬盘的速度、以及机器是否采用流水技术等等。机器速度还可以用 MIPS（每秒执行百万条指令数） 和 CPI（执行一条指令所需的时钟周期数）来衡量。 例 9.8 某计算机 CPU 的主频为 4MHz，各类指令的平均执行时间和使用频度如表 9.1 所示。试
指令执行周期
（2） “STA * D”指令取指周期和执行周期的信息流程及相应的控制信号如图 9.4 所示，图中 Ad(IR)为相对位移量的机器代码。
取指
(XR) + Ad(IR)→EAR EAR→Bus→MAR M(MAR)→MDR MDR→Bus→X (ACC) + (X)→LATCH LATCH→Bus→ACC
图 9.3 “ADD
XRo，Ad(IR)o，+， EARi EARo， MARi MARo， R/W = R，MDRi MDRo， Xi ACCo， Xo，Ki = +，LATCHi LATCHo，ACCi
X，D”指令周期的信息流程及相应的控制信号
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计算机组成原理第 9 章习题 PC→Bus→MAR M(MAR)→MDR MDR→Bus→IR (PC) + 1→PC PCo，MARi MARo，R/W = R，MDRi MDRo，IRi +1
计算机组成原理第 9 章习题
第9章
控制单元的功能
例 9.1 设 CPU 内部采用非总线结构，如图 9.1 所示。 （1）写出取指周期的全部微操作。 （2）写出取数指令“LDA M” ，存数指令“STA M” ，加法指令“ADD 址）在执行阶段所需的全部微操作。 （3）当上述指令均为间接寻址时，写出执行这些指令所需的全部微操作。 （4）写出无条件转移指令“JMP Y”和结果为零则转指令“BAZ 微操作。
（3）ADD R1，@mem
写出这三种寻址方式完成加法指令所需的全部微操作。 解： （1）ADD R1，R2 寄存器寻址
PC→Bus→MAR
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计算机组成原理第 9 章习题
1→R M(MAR)→数据线→MDR→Bus→IR (PC ) +1→PC R2→Y (R1) + (Y) →Z Z→Bus→R1 （2）ADD R1，@R2 寄存器间址
PC→Bus→MAR 1→R M(MAR)→数据线→MDR→Bus→IR (PC) +1→PC R2→MAR 1→R M(MAR)→数据线→MDR MDR→Bus→Y (R1) + (Y) →Z Z→Bus→R1 （3）ADD R1，@mem 存储器间接寻址
PC→Bus→MAR 1→R M(MAR)→数据线→MDR→Bus →IR (PC) +1→PC IR(mem) →Bus→MAR 1→R M(MAR)→数据线→MDR MDR→Bus→MAR 1→R M(MAR)→数据线→MDR MDR→Bus→Y (R1) + (Y) →Z Z→Bus→R1 例 9.6 什么是指令周期、机器周期和时钟周期？三者有何关系?
（2）对于间接寻址的取数、存数和加法指令，其取指周期的操作是不变的，进入间址周期 3 条 指令的间址操作均相同，具体的微操作是： Ad(MDR) →Bus→MAR 1→R 数据线→MDR ；MDRo 和 MARi 有效，形式地址→MAR ；CU 发读命令 ；有效地址从存储器→数据线→MDR
间址周期结束时有效地址在 MDR 中，进入执行周期后，3 条指令的第一个微操作均为 MDR→Bus→MAR 例 9.5 ；MDRo 和 MARi 有效，有效地址→MAR 其余的微操作不变。
设 CPU 内部寄存器的连接与图 9. 5 基本相同，且 IR 的输出与 BUS 连，还需增加两个通
用寄存器 R1 和 R2，其输入和输出都与总线连接。如果加法指令中的第二个地址码有寄存器寻址、寄 存器间接寻址和存储器间接寻址这三种寻址方式，即 （1）ADD （2）ADD R1，R2 R1，@R2 ；(R1) + (R2) →R1 ；(R1) + ((R2)) →R1 ；(R1) + ((mem)) →R1
取指周期结束时，指令在 MDR 和 IR 中。由于图 9.5 中没有 IRo 控制信号，故进入执行周期 后，操作数的地址均由 Ad(MDR)提供。3 条指令执行周期的微操作分别如下。 ① “LDA X”指令 Ad(MDR)→Bus→MAR ；MDRo 和 MARi 有效，指令的地址码字段→MAR
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计算机组成原理第 9 章习题
（2）① 取数指令“LDA M”执行阶段所需的全部微操作如下： Ad(IR)→MAR 1 →R M(MAR)→MDR MDR→ACC ；指令的地址码字段→MAR ；命令存储器读 ；操作数从存储器中读至 MDR ；操作数→ACC
② 存数指令“STA M”执行阶段所需的全部微操作如下： Ad(IR)→MAR ；指令的地址码字段→MAR
1→R 数据线→MDR MDR→Bus→AC ② “STA X”指令
；CU 发读命令 ；操作数从存储器→数据线→MDR ；MDRo 和 ACi 有效，操作数→AC
Ad(MDR)→Bus→MAR 1→W AC→Bus→MDR MDR→数据线 ③ “ADD X”指令
；MDRo 和 MARi 有效，指令的地址码字段→MAR ；CU 发写命令 ；ACo 和 MDRi 有效，欲写入的数据→MDR ；数据经数据线写入存储器
（3）当上述指令为间接寻址时，需增加间址周期的微操作。这 3 条指令在间址周期的微操作是相 同的，即 Ad(IR)→MAR 1→R M(MAR)→MDR ；指令的地址码字段→MAR ；命令存储器读 ；有效地址从存储器中读至 MDR
进入执行周期，3 条指令的第一个微操作均为 MDR→MAR（有效地址送 MAR） ，其余微操作不 变。 （4）① 无条件转移指令“JMP Y”执行阶段的微操作如下： Ad(IR)→PC ；转移（目标）地址 Y→PC Y”执行阶段的微操作如下：
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计算机组成原理第 9 章习题
1→W ACC→MDR MDR→M(MAR) ③ 加法指令“ADD Ad(IR)→MAR 1→R M(MAR)→MDR (ACC) + (MDR)→ACC
；命令存储器写 ；欲写入的数据→MDR ；数据写至存储器中 M”执行阶段所需的全部微操作如下： ；指令的地址码字段→MAR ；命令存储器读 ；操作数从存储器中读至 MDR ；两数相加结果送 ACC
C2 M D R C5 C9 C10 PC C0 M A R 时钟 CU … 控制信号 IR C7 C4 # 标志 C3 C6 ALU C11 C12 AC C8 控制 # 信号
M” （M 均为主存地
Y”在执行阶段所需的全部
C1
图 9.1 未采用 CPU 内部总线方式的数据通路和控制信号
解： （1）取指周期的全部微操作如下： PC→MAR 1→R M(MAR)→MDR MDR→IR OP(IR)→CU (PC) +1→PC ；现行指令地址→MAR ；命令存储器读 ；现行指令从存储器中读至 MDR ；现行指令→IR ；指令的操作码→CU 译码 ；形成下一条指令的地址
D” （X 为变址寄存器 XR，D 为形式地址）和“STA *D” （*表示相对寻址，D 为相对位移量）两条指 令的指令周期信息流程图，并列出相应的控制信号序列。
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计算机组成原理第 9 章习题
ACC
MQ
X
IR
PC
XR
MAR
MDR
ALU 状态 LATCH
Ki
地 址 加法器
M + R/W
EAR
图 9.2 单总线计算机结构示意
解： （1） “ADD X，D”指令取指周期和执行周期的信息流程及相应的控制信号，如图 9.3 所示，
图中 Ad(IR)为形式地址。
PC→Bus→MAR M(MAR)→MDR MDR→Bus→IR (PC) + 1→PC
PCo，MARi MARo，R/W = R，MDRi MDRo，IRi +1
ADD X，D
取指 图 9.4
(PC) + Ad(IR)→EAR EAR→Bus→MAR ACC→Bus→MDR MDR→M(MAR)
PCo，Ad(IR)o，+， EARi EARo， MARi ACCo， MDRi MDRo，MARo，R/W = W
“STA * D”指令周期的信息流程及相应的控制信号
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计算机组成原理第 9 章习题
② 结果为零则转指令“BAZ Z·Ad(IR)→PC
；当 Z = 1 时，转移（目标）地址 Y→PC （Z 为标记触发器，结果为 0 时 Z = 1）
ຫໍສະໝຸດ Baidu
例 9.2
已知单总线计算机结构如图 9.2 所示，其中 M 为主存，XR 为变址寄存器，EAR 为有效
地址寄存器，LATCH 为暂存器。图中各寄存器的输入和输出均受控制信号控制，如 PCi 表示 PC 的输 入控制信号，又如 MDRo 表示 MDR 的输出控制信号。假设指令地址已存于 PC 中，画出“ADD X，
STA * D
指令执行周期
例 9.3
设某机主频为 8MHz，每个机器周期平均含 2 个时钟周期，每条指令的指令周期平均有
2.5 个机器周期，试问该机的平均指令执行速度为多少 MIPS？若机器主频不变，但每个机器周期平均 含 4 个时钟周期，每条指令的指令周期平均有 5 个机器周期，则该机的平均指令执行速度又是多少 MIPS？由此可得出什么结论？ 解：根据主频为 8MHz ，得时钟周期为 1/8 = 0.125μs，机器周期为 0.125×2 = 0.25μs，指令周期为 0.25×2.5 = 0.625μs。 （1）平均指令执行速度为 1/0.625 = 1.6MIPS。 （2）若机器主频不变，机器周期含 4 个时钟周期，每条指令平均含 5 个机器周期，则指令周期为 0.125×4×5 = 2.5μs ，故平均指令执行速度为 1/2.5 = 0.4MIPS。 （3）可见机器的速度并不完全取决于主频。 例 9.4 设 CPU 内部采用总线连接方式，如图 9.5 所示。
时钟
控制信号 … CU IR PC IRi PCi PCO MARi MDRi CPU 内 部 总 线
地址线
MAR MDR
数据线
MDRO ACi ACO Yi ALUi
AC Y
控制信号 #
ALU Z ZO
图 9.5 CPU 内部总线的数据通路和控制信号
（1）写出完成“LDA X” ， “STA X” ， “ADD X” （X 均为主存地址）3 条指令所需的全部微 操作，并指出哪些控制信号有效。 （2）当上述 3 条指令均为间接寻址时，写出完成这些指令所需的全部微操作命令，并指出那些控 制信号有效。 解：由图 9.5 可见，一条 CPU 内部总线 Bus 上连接了指令寄存器 IR，程序计数器 PC，存储器地 址寄存器 MAR，存储器数据寄存器 MDR，累加器 AC，算术逻辑单元 ALU，以及 ALU 输入端寄存 器 Y 和 ALU 输出端寄存器 Z。总线是上述这些器件的共享资源，每次只能传递一个数据，分别受控 制信号控制（下标 i 表示输入控制，下标 o 表示输出控制） 。 （1）上述三条指令的取指操作均相同，即 PC→Bus→MAR 1→R 数据线→MDR MDR→Bus→IR (PC) +1→PC ；PCo 和 MARi 有效，现行指令地址→MAR ；CU 发读命令 ；现行指令从存储器→数据线→MDR ；MDRo 和 IRi 有效，现行指令→IR ；形成下条指令的地址
计算机组成原理第 9 章习题
解：指令周期是 CPU 取出并执行一条指令所需的全部时间，即完成一条指令的时间。机器周期是 所有指令执行过程中的一个基准时间，通常以存取周期作为机器周期。时钟周期是机器主频的倒数， 也可称为节拍，它是控制计算机操作的最小单位时间。 一个指令周期包含若干个机器周期，一个机器周期又包含若干个时钟周期，每个指令周期内的机 器周期数可以不等，每个机器周期内的时钟周期数也可以不等。 例 9.7 能不能说机器的主频越快，机器的速度就越快，为什么？
Ad(MDR)→Bus→MAR 1→R 数据线→MDR MDR→Bus→Y (AC) + (Y) →Z Z→AC
；MDRo 和 MARi 有效，指令的地址码字段→MAR ；CU 发读命令 ；操作数从存储器→数据线→MDR ；MDRo 和 Yi 有效，操作数→Y ；ACo 有效，CU 向 ALU 发加命令，结果→Z ；Zo 和 ACi 有效，结果→AC
解：不能说机器的主频越快，机器的速度就越快。因为机器的速度不仅与主频有关，还与机器周 期中所含的时钟周期数以及指令周期中所含的机器周期数有关。同样主频的机器，由于机器周期所含 时钟周期数不同，机器的速度也不同。机器周期中所含时钟周期数少的机器，速度更快。 此外，机器的速度还和其他很多因素有关，如主存的速度、机器是否配有 Cache、总线的数据传输率、 硬盘的速度、以及机器是否采用流水技术等等。机器速度还可以用 MIPS（每秒执行百万条指令数） 和 CPI（执行一条指令所需的时钟周期数）来衡量。 例 9.8 某计算机 CPU 的主频为 4MHz，各类指令的平均执行时间和使用频度如表 9.1 所示。试
指令执行周期
（2） “STA * D”指令取指周期和执行周期的信息流程及相应的控制信号如图 9.4 所示，图中 Ad(IR)为相对位移量的机器代码。
取指
(XR) + Ad(IR)→EAR EAR→Bus→MAR M(MAR)→MDR MDR→Bus→X (ACC) + (X)→LATCH LATCH→Bus→ACC
图 9.3 “ADD
XRo，Ad(IR)o，+， EARi EARo， MARi MARo， R/W = R，MDRi MDRo， Xi ACCo， Xo，Ki = +，LATCHi LATCHo，ACCi
X，D”指令周期的信息流程及相应的控制信号
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计算机组成原理第 9 章习题 PC→Bus→MAR M(MAR)→MDR MDR→Bus→IR (PC) + 1→PC PCo，MARi MARo，R/W = R，MDRi MDRo，IRi +1
计算机组成原理第 9 章习题
第9章
控制单元的功能
例 9.1 设 CPU 内部采用非总线结构，如图 9.1 所示。 （1）写出取指周期的全部微操作。 （2）写出取数指令“LDA M” ，存数指令“STA M” ，加法指令“ADD 址）在执行阶段所需的全部微操作。 （3）当上述指令均为间接寻址时，写出执行这些指令所需的全部微操作。 （4）写出无条件转移指令“JMP Y”和结果为零则转指令“BAZ 微操作。
（3）ADD R1，@mem
写出这三种寻址方式完成加法指令所需的全部微操作。 解： （1）ADD R1，R2 寄存器寻址
PC→Bus→MAR
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计算机组成原理第 9 章习题
1→R M(MAR)→数据线→MDR→Bus→IR (PC ) +1→PC R2→Y (R1) + (Y) →Z Z→Bus→R1 （2）ADD R1，@R2 寄存器间址
PC→Bus→MAR 1→R M(MAR)→数据线→MDR→Bus→IR (PC) +1→PC R2→MAR 1→R M(MAR)→数据线→MDR MDR→Bus→Y (R1) + (Y) →Z Z→Bus→R1 （3）ADD R1，@mem 存储器间接寻址
PC→Bus→MAR 1→R M(MAR)→数据线→MDR→Bus →IR (PC) +1→PC IR(mem) →Bus→MAR 1→R M(MAR)→数据线→MDR MDR→Bus→MAR 1→R M(MAR)→数据线→MDR MDR→Bus→Y (R1) + (Y) →Z Z→Bus→R1 例 9.6 什么是指令周期、机器周期和时钟周期？三者有何关系?
（2）对于间接寻址的取数、存数和加法指令，其取指周期的操作是不变的，进入间址周期 3 条 指令的间址操作均相同，具体的微操作是： Ad(MDR) →Bus→MAR 1→R 数据线→MDR ；MDRo 和 MARi 有效，形式地址→MAR ；CU 发读命令 ；有效地址从存储器→数据线→MDR
间址周期结束时有效地址在 MDR 中，进入执行周期后，3 条指令的第一个微操作均为 MDR→Bus→MAR 例 9.5 ；MDRo 和 MARi 有效，有效地址→MAR 其余的微操作不变。
设 CPU 内部寄存器的连接与图 9. 5 基本相同，且 IR 的输出与 BUS 连，还需增加两个通
用寄存器 R1 和 R2，其输入和输出都与总线连接。如果加法指令中的第二个地址码有寄存器寻址、寄 存器间接寻址和存储器间接寻址这三种寻址方式，即 （1）ADD （2）ADD R1，R2 R1，@R2 ；(R1) + (R2) →R1 ；(R1) + ((R2)) →R1 ；(R1) + ((mem)) →R1
取指周期结束时，指令在 MDR 和 IR 中。由于图 9.5 中没有 IRo 控制信号，故进入执行周期 后，操作数的地址均由 Ad(MDR)提供。3 条指令执行周期的微操作分别如下。 ① “LDA X”指令 Ad(MDR)→Bus→MAR ；MDRo 和 MARi 有效，指令的地址码字段→MAR
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计算机组成原理第 9 章习题
（2）① 取数指令“LDA M”执行阶段所需的全部微操作如下： Ad(IR)→MAR 1 →R M(MAR)→MDR MDR→ACC ；指令的地址码字段→MAR ；命令存储器读 ；操作数从存储器中读至 MDR ；操作数→ACC
② 存数指令“STA M”执行阶段所需的全部微操作如下： Ad(IR)→MAR ；指令的地址码字段→MAR
1→R 数据线→MDR MDR→Bus→AC ② “STA X”指令
；CU 发读命令 ；操作数从存储器→数据线→MDR ；MDRo 和 ACi 有效，操作数→AC
Ad(MDR)→Bus→MAR 1→W AC→Bus→MDR MDR→数据线 ③ “ADD X”指令
；MDRo 和 MARi 有效，指令的地址码字段→MAR ；CU 发写命令 ；ACo 和 MDRi 有效，欲写入的数据→MDR ；数据经数据线写入存储器
（3）当上述指令为间接寻址时，需增加间址周期的微操作。这 3 条指令在间址周期的微操作是相 同的，即 Ad(IR)→MAR 1→R M(MAR)→MDR ；指令的地址码字段→MAR ；命令存储器读 ；有效地址从存储器中读至 MDR
进入执行周期，3 条指令的第一个微操作均为 MDR→MAR（有效地址送 MAR） ，其余微操作不 变。 （4）① 无条件转移指令“JMP Y”执行阶段的微操作如下： Ad(IR)→PC ；转移（目标）地址 Y→PC Y”执行阶段的微操作如下：
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计算机组成原理第 9 章习题
1→W ACC→MDR MDR→M(MAR) ③ 加法指令“ADD Ad(IR)→MAR 1→R M(MAR)→MDR (ACC) + (MDR)→ACC
；命令存储器写 ；欲写入的数据→MDR ；数据写至存储器中 M”执行阶段所需的全部微操作如下： ；指令的地址码字段→MAR ；命令存储器读 ；操作数从存储器中读至 MDR ；两数相加结果送 ACC
C2 M D R C5 C9 C10 PC C0 M A R 时钟 CU … 控制信号 IR C7 C4 # 标志 C3 C6 ALU C11 C12 AC C8 控制 # 信号
M” （M 均为主存地
Y”在执行阶段所需的全部
C1
图 9.1 未采用 CPU 内部总线方式的数据通路和控制信号
解： （1）取指周期的全部微操作如下： PC→MAR 1→R M(MAR)→MDR MDR→IR OP(IR)→CU (PC) +1→PC ；现行指令地址→MAR ；命令存储器读 ；现行指令从存储器中读至 MDR ；现行指令→IR ；指令的操作码→CU 译码 ；形成下一条指令的地址
D” （X 为变址寄存器 XR，D 为形式地址）和“STA *D” （*表示相对寻址，D 为相对位移量）两条指 令的指令周期信息流程图，并列出相应的控制信号序列。
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计算机组成原理第 9 章习题
ACC
MQ
X
IR
PC
XR
MAR
MDR
ALU 状态 LATCH
Ki
地 址 加法器
M + R/W
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图 9.2 单总线计算机结构示意
解： （1） “ADD X，D”指令取指周期和执行周期的信息流程及相应的控制信号，如图 9.3 所示，
图中 Ad(IR)为形式地址。
PC→Bus→MAR M(MAR)→MDR MDR→Bus→IR (PC) + 1→PC
PCo，MARi MARo，R/W = R，MDRi MDRo，IRi +1
ADD X，D
取指 图 9.4
(PC) + Ad(IR)→EAR EAR→Bus→MAR ACC→Bus→MDR MDR→M(MAR)
PCo，Ad(IR)o，+， EARi EARo， MARi ACCo， MDRi MDRo，MARo，R/W = W
“STA * D”指令周期的信息流程及相应的控制信号
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计算机组成原理第 9 章习题
② 结果为零则转指令“BAZ Z·Ad(IR)→PC
；当 Z = 1 时，转移（目标）地址 Y→PC （Z 为标记触发器，结果为 0 时 Z = 1）
ຫໍສະໝຸດ Baidu
例 9.2
已知单总线计算机结构如图 9.2 所示，其中 M 为主存，XR 为变址寄存器，EAR 为有效
地址寄存器，LATCH 为暂存器。图中各寄存器的输入和输出均受控制信号控制，如 PCi 表示 PC 的输 入控制信号，又如 MDRo 表示 MDR 的输出控制信号。假设指令地址已存于 PC 中，画出“ADD X，
STA * D
指令执行周期
例 9.3
设某机主频为 8MHz，每个机器周期平均含 2 个时钟周期，每条指令的指令周期平均有
2.5 个机器周期，试问该机的平均指令执行速度为多少 MIPS？若机器主频不变，但每个机器周期平均 含 4 个时钟周期，每条指令的指令周期平均有 5 个机器周期，则该机的平均指令执行速度又是多少 MIPS？由此可得出什么结论？ 解：根据主频为 8MHz ，得时钟周期为 1/8 = 0.125μs，机器周期为 0.125×2 = 0.25μs，指令周期为 0.25×2.5 = 0.625μs。 （1）平均指令执行速度为 1/0.625 = 1.6MIPS。 （2）若机器主频不变，机器周期含 4 个时钟周期，每条指令平均含 5 个机器周期，则指令周期为 0.125×4×5 = 2.5μs ，故平均指令执行速度为 1/2.5 = 0.4MIPS。 （3）可见机器的速度并不完全取决于主频。 例 9.4 设 CPU 内部采用总线连接方式，如图 9.5 所示。
时钟
控制信号 … CU IR PC IRi PCi PCO MARi MDRi CPU 内 部 总 线
地址线
MAR MDR
数据线
MDRO ACi ACO Yi ALUi
AC Y
控制信号 #
ALU Z ZO
图 9.5 CPU 内部总线的数据通路和控制信号
（1）写出完成“LDA X” ， “STA X” ， “ADD X” （X 均为主存地址）3 条指令所需的全部微 操作，并指出哪些控制信号有效。 （2）当上述 3 条指令均为间接寻址时，写出完成这些指令所需的全部微操作命令，并指出那些控 制信号有效。 解：由图 9.5 可见，一条 CPU 内部总线 Bus 上连接了指令寄存器 IR，程序计数器 PC，存储器地 址寄存器 MAR，存储器数据寄存器 MDR，累加器 AC，算术逻辑单元 ALU，以及 ALU 输入端寄存 器 Y 和 ALU 输出端寄存器 Z。总线是上述这些器件的共享资源，每次只能传递一个数据，分别受控 制信号控制（下标 i 表示输入控制，下标 o 表示输出控制） 。 （1）上述三条指令的取指操作均相同，即 PC→Bus→MAR 1→R 数据线→MDR MDR→Bus→IR (PC) +1→PC ；PCo 和 MARi 有效，现行指令地址→MAR ；CU 发读命令 ；现行指令从存储器→数据线→MDR ；MDRo 和 IRi 有效，现行指令→IR ；形成下条指令的地址