0_18_mCMOS1_20分频器电路设计

图 6 放大器 (Amp)
图 7 五分频电路
2 仿真结果
电路仿真采用 S YNOPS YS 公司的 HSPICE 作 为仿真工具 。输入信号为 2. 5 GHz 的正弦时钟信 号 ,如图 8 所示 ,峰峰值为 0. 2V ,仿真的温度范围为 0 - 70 ℃,仿真的 corner 包括 :ff (fast model) 、tt (typi2 cal model) 、ss(slow model) 。各模块的仿真输出波形 如图 9 - 11 所示 。不同 corner 下的仿真输出波形如 图 12 所示 。从仿真的结果可以看出 ,输入数据在 2. 5 Gb/ s 速率上能够较好地实现时钟的分频 ,整个 电路的功耗约为 9. 8mW 。
1. 2 单元电路设计 1. 2. 1 二分频电路
二分频电路由主从 D 触发器构成 ,其具体电路 如图 3 所示 ,可以看出二分频电路主要由结构相同 的两级锁存器构成 ,即主从锁存器实现分频功能 ,所 以锁存器电路的选择是分频器设计的关键 。
图 3 二分频器原理框图
随着 CMOS 工艺的发展 , MOS 器件的工作速 度越来越高 。虽然采用传统的 CMOS 逻辑也能实 现较高速率的电路 ,但是 CML ( Current Mode Log2 ic) 电路更胜任高速率电路 , CML 电路是电流模式 逻辑电路 ,其基本结构如图 4 所示 ,按其功能可分为 下拉逻辑运算部分 、电流源和负载电阻三个部分 。
图 1 锁相环系统框图
1 电路结构及其设计
1. 1 1∶20 分频器结构设计 本文设计的 1∶20 分频器是将压控振荡器输出
的 2. 5 GHz 时钟信号经 20 分频后输出给鉴频鉴相 器进行鉴相 ,其实现框图如图 2 所示 ,该电路由 2 个 二分频电路 ,1 个五分频电路和 1 个由差分到单端 的转换电路级连构成 。其中二分频电路采用 CML 逻辑实现 ,五分频电路用 CMOS 逻辑实现 。
引言
出的时钟频率为 2. 5 GHz ,设计采用 SM IC 0. 18μm CMOS 工艺实现 。
近些年来 ,介绍分频器电路的文献资料比较多 , 但大部分都是将分频器作为独立的系统进行设计 。 目前采用 0. 18μm CMOS 工艺实现的分频器可达到 40 GHz 以上[6 ] 。众所周知在高速的系统中 ,不同频 率的精确时钟对于实现整个系统的功能起着至关重 要的作用 ,所以 ,锁相环作为产生基准的高速时钟信 号的部件在整个系统设计中就显得尤为重要 。而在 锁相环系统中 ,分频器是工作在最高频率的电路单 元之一 ,因此分频器设计的好坏直接影响整个系统 的性能 。本文所设计的分频器 ,应用在 2. 5 GHz 锁 相环系统中 ,该锁相环不仅是国家“863”计划超大规 模集成电路设计重大专项课题“宽带电路交换核心 芯片开发”中模拟部分 ———Transceiver IP 核开发的 重要内容 ,也是陕西省科学技术研究发展计划项目 : “2. 5 Gb/ s 超高速串行收发器芯片及 IP 核开发”的 重要组成部分 。该锁相环的系统框图如图 1 所示 , 输入的参考时钟频率为 125M Hz ,从压控振荡器输
电平转换电路的功能是将四分频后的差分对信 号转换为 CMOS 逻辑电平 ,如图 5 所示 。
图 4 CML 锁存器
它可以在电压摆幅较小的情况下正常工作 。由于尾 电流源的存在 ,CML 电路的功耗近似为恒定值 P = vdd 3 I ,其中 vdd 是电源电压 , I 为直流尾电流 。众 所周知 , 传统 CMOS 电路的功耗为 P = CL′3 f 3 vdd2 ,其中 f 是电路的开关频率 , CL′是输出节点的 负载电容 。因此 ,在高速率的条件下 ,CML 电路的 功耗比与其相似的 CMOS 电路的功耗要小得多 。
图 5 电平转换电路
该电路由两个带有源电流镜的差动对及一些反 相器组成 。带有源电流镜的差动对的作用是将差动 输入转换为单端输出 ,其工作原理为 :输入一固定的 偏置电压 Vbias ,使得 M4 管工作在饱和状态 ,从而 使 ID4 (M4 管的漏级电流) 基本为一恒定值 。当 IN P 比 INN 小的多时 ,M2 ,M1 以及 M0 关断 。因为没有 电流能够从 Vdd流出 ,M3 与 M4 都工作在深线性区 , 传输的电流为零 ,因此输出为 0 。随着 IN P 的增大 , M2 导通 ,使得 ID4的一部分流过 M1 ,且使 M0 导通 , 输出电压依赖于 ID0 与 ID3 之间的差值 。当 IN P 比 INN 大的多的时候 , ID2 , ID1和 ID0增大 ,但由于 ID4恒 定 ,所以 ID3 减小 ,最终使 M0 进入线性区 。当 IN P 与 INN 的差值足够大时 ,M3 关断 ,M0 的电流为零 且工作在深线性区 ,从而使得输出为 Vdd 。但由于 在实际使用本电路的时候输入的对地电平一般要高
邢立冬1 ,朱刘松2 ,蒋 林1
(1. 西安邮电学院 计算机系 ,陕西 西安 710121 ;2. 中国人民解放军第 323 医院 信息科 ,陕西 西安 710054)
摘要 :采用 0. 18μm CMOS 工艺设计了用于 2. 5 GHz 锁相环系统的 1∶20 分频器电路 。该电路采用数模混合的方法 进行设计 ,第一级用模拟电路实现 1∶4 分频 ,使其频率降低 ,第二级用数字电路实现 1∶5 分频 ,从而实现 1∶20 分频 。 该电路采用 SMIC 0. 18μm 工艺模型 ,使用 HSPICE 进行了仿真 。仿真结果表明 ,当电源电压为 1. 8V ,输入信号峰 峰值为 0. 2V 时 ,电路可以工作在 2. 5 GHz ,功耗约为 9. 8mW。 关键词 :分频器 ;CMOS 工艺 ;锁相环 ;数模混合 中图分类号 : TN772 文献标识码 :A 文章编号 :1007 - 3264 (2008) 03 - 0001 - 04
此外 ,降低 CML 电路的电压摆幅 ,还可以减小整个 电路的延时 ,从而提高电路的工作速度 。
CML 锁 存 器 是 基 于 差 分 结 构 实 现 的 。图 中 M1 , M2 和 M3 , M4 构 成 两 个 差 分 对 , M5 , M6 受 CL K ,CL KN 的控制工作在开关状态 。当 CL K 为高 电平 , CL KN 为低电平时 : M5 导通 , M6 截 止 , M1 , M2 工作 , M3 , M4 无效 ,从而将数据 D ,DN 传输至 Q ,QN ,即电路工作在采样阶段 ;反之 ,当 M5 截止 , M6 导通 ,M1 ,M2 无效 ,M3 ,M4 工作时 ,电路工作在 保持阶段 ,从而实现了锁存器的功能 。M7 的栅极接 一偏置电压 Vbias ,使之工作在饱和区 ,充当恒流源 的作用 。R0 ,R1 为负载电阻 ,改变负载电阻的大小 可控制输出电压的摆幅 ,从而影响电路的工作速度 , 当负载电阻较小时 , RC 延迟较小 ,从而提高电路的 工作速度 ,但并非负载电阻越小越好 ,因为它会降低 信号的完整性和下一级电路的开关特性 。 1. 2. 2 差分到单端的转换电路
第 3 期
邢立冬等 :0. 18μm CMOS 1∶20 分频器电路设计
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于 MOS 管的阈值电压 ,因此 ,两个差分输入管 M2 , M3 不会完全的关断 ,M4 也会从电位较低的一端的 管子抽取一个小电流 ,使得输出的摆幅小于 Vdd ,所 以后面要跟反相器使之能达到全电压摆幅 。本电路 中两个带有源电流镜的差动对的输入相反 ,并将它 们接到了结构相同的延迟线 ,该延迟线主要有两方 面的作用 ,一是起到路径均衡的作用 ,从而使输出的 静态相位误差趋近于零 ,二是增大输出的驱动能力 。 1. 2. 3 放大器 (Amp)
收稿日期 :2007 - 10 - 08 基金项目 :陕西省科学技术研究发展计划项目 :2. 5 Gb/ s 超高速串行收发器芯片及 IP 核开发 (项目编号 :2004k05 - G4) ;
国家“863”计划项目 :宽带电路交换核心芯片开发 (项目编号 :2003AA1Z1190) 。 作者简介 :邢立冬 (1980 - ) ,男 ,山东潍坊人 ,西安邮电学院计算机系助理工程师 ;
图 9 第一级二分频后的输出波形 (1. 25 GHz)
图 10 第二级二分频后的输出波形 (622MHz)
图 8 输入时钟信号 (2. 5 GHz)
3 结论
随着 CMOS 工艺的发展 ,采用 CMOS 工艺已经
图 11 差分到单端的转换电路 (622MHz)
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西 安 邮 电 学 院 学 报 2008 年 5 月
[ 3 ] 王欢等. 12 - GHz 0. 25μm CMOS 1 :2 动态分频器 [J ] . 高技术通讯 ,2003 (8) :45 - 50.
[ 4 ] 毕查德·拉扎维. 模拟 CMOS 集成电路设计[ M ] . 西安 : 西安交通大学出版社 ,2003.
[ 5 ] Behzad Razavi , Kwing F. Lee , and Ran H. Yan. De2 sign of High - Speed , Low - Power Frequency Dividers and Phase - Locked Loops in Deep Submicron CMOS.
图 6 是在系统中使用的放大器结构 。该放大器 采用传统的差分放大器结构实现 ,其中尾 NMOS 晶 体管的长度应取一较大值 ,以减小沟道长度调制效 应的影响 。 1. 2. 4 五分频电路
五分频电路的电路结构如图 7 所示 。该电路接
收从电平转换电路输出的 625M 时钟信号 ,产生占 空比为 1∶1 的 125M 时钟信号 。它由六个钟控反相 器及一些逻辑门构成 。
工作速率可达到 2. 5 GHz ,功耗约为 9. 8mW 。
参 考 文 献
图 12 不同 corner 下的仿真输出波形
可以设计出高性能 、低功耗 、成本低的高速电路 。本 次设计采用 0. 18μm CMOS 工艺 ,采用 CML 电路设 计技术和数模混合设计技术 ,设计出了 2. 5 GHz 1∶ 20 分频器 。仿真结果表明 ,电源电压为 1. 8V ,输入 信号峰峰值为 0. 2V ,工作温度范围为 0 - 70 ℃时 ,