在Allegro 中进行SI 仿真

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Allegro165 PCB SI 仿真流程.

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Allegro PCB SI:一步一步学会一步一步学会前仿真前仿真 Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope: Cadence 16.5 Doc Number: SFTEC12007 Author: Daniel Zhong Create Date: 2012-04-10 Rev: 1.00Sofer Technology Co., Ltd目录1 Cadence Allegro PCB SI简介 (12)1.1 高速PCB 设计流程 ...................................................... 12 2 Allegro PCB SI的前仿真 . (13)2.1 准备仿真模型和其他需求 (13)2.1.1 获取所使用元器件的仿真模型 (14)2.1.2 获取所使用连接器的仿真模型 (15)2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料 (15)2.1.4 获取所需的规范文档 (15)2.1.5 了解相关电路和接口工作原理 (15)2.1.6 提取与信号完整性相关的要求 (15)2.1.7 预先创建拓扑样本 (16)2.1.8 预先创建相对于不同阈值电压的眼图模板 (16)2.1.9预先创建自定义测量 .................................................. 17 2.2仿真前的规划 .......................................................... 17 2.3关键器件预布局 . ........................................................ 18 2.4 模型加载和仿真配置 .. (18)2.4.1 模型的转化 (19)2.4.2使用SI Design Setup配置 (20)Sofer Technology Co., Ltd2.4.3选择需要配置的信号线 ................................................ 21 2.4.4设置仿真库 ........................................................ 23 2.4.5设置电源和地网络 ................................................... 25 2.4.6设置叠层 .......................................................... 29 2.4.7设置元器件类别 ..................................................... 32 2.4.8为元器件分配和创建模型 .............................................. 33 2.4.9设置差分对 ........................................................ 42 2.4.10设置仿真参数 ..................................................... 47 2.4.11SI Design Audit相关 . ............................................ 55 2.4.12提取拓扑 ........................................................ 57 2.4.13在SigXP 中设置仿真库和仿真参数 ...................................... 59 2.4.14在SigXP 中绘制拓扑 ................................................ 63 2.5 方案空间分析 (73)2.5.1 输出驱动力扫描分析 (76)2.5.2 Stub 长度扫描分析 (78)2.5.3线宽线间距扫描分析 .................................................. 79 2.6 方案到约束规则的转化 . (81)2.6.1 传输线延迟规则的设置 (82)2.6.2 拓扑结构等传输线特性规则的设置 (85)2.6.3 传输线耦合规则的设置 (85)2.6.4拓扑规则在约束管理器中的应用 (86)Sofer Technology Co., Ltd 3 Allegro PCB SI的后仿真 (89)表格表格 1:Routed Interconnect Models参数 (50)表格 2:Simulation 栏眉仿真参数 (52)表格 3:IO Cell Stimulus Edit窗口中的选项 (73)图图 1:传统的PCB 设计流程图 (12)图 2:Allegro PCB SI高速PCB 设计流程图 (13)图 3:眼图模式下的眼图模板 (16)图 4:地址、命令和控制信号传输线拓扑 (17)图 5:RDIMM 的布局示意图 (18)图 6:Model Integrity界面 (19)图 7:使用Model Integrity将IBIS 文件转换至DML 格式 (20)图 8:Cadence Product Choices产品选择器窗口 (21)图 9:Allegro PCB SI GXL界面 (22)图 10:Setup Category Selection窗口 (22)图 11:Setup Xnet Selection窗口 (22)图 12:Allegro PCB SI GXL关于网络设置的提醒框 (23)Sofer Technology Co., Ltd图 13:Setup Library Search Directories窗口 (24)图 14:Setup Library File Extensions窗口 (24)图 15:Setup Working Libraries窗口 (24)图 16:Setup Power and Ground Nets窗口 (25)图 17:Allegro PCB SI GXL电压赋值窗口 (26)图 18:选择“Edit Voltage On Any Net In Design” . (26)图 19:Identify DC Nets窗口。

Allegro_SI仿真流程简介

Allegro_SI仿真流程简介
Allegro 仿真流程简介
上海市共进通信技术有限公司
仿真步骤
开始 指定仿真信号线 准备好要仿真的PCB图 生成仿真报告
转换库模式并加载 给器件加载模型 定义电源和地线
提取拓扑结构
更改电路条件重复仿真
根据阻抗要求调整叠层 结果分析 仿真参数设置 结束
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仿真Байду номын сангаас数设置
• Allegro菜单中Analyze\SI/EMI Smi\ Preference
上海市共进通信技术有限公司
指定仿真信号线
• Allegro菜单中Analyze\SI/EMI Smi\ Probe
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仿真结果
• Driver端增加电阻
加电阻
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Crosstalk
• Crosstalk Waveform
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仿真结果参数
SIM ID(模拟的次数) Diver(驱动端) Receiver(接收端) Cycle(仿真的周期) FTS MODE(仿真模式) Monotonic(单调性) Noise Margin(噪声裕量) Overshoothigh(上过冲) Overshootlow(下过冲) PropDelay(传输延迟,驱动端到接收端)
IBIS库转换DML
• Allegro菜单中Analyze\SI/EMI Smi\ Library
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加载DML库
• Allegro菜单中Analyze\SI/EMI Smi\ Library
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生成仿真报告
• Reflection

在Allegro 中进行SI 仿真

在Allegro 中进行SI 仿真

第一章在Allegro 中准备好进行SI 仿真的PCB 板图1)在Cadence 中进行SI 分析可以通过几种方式得到结果:* Allegro 的PCB 画板界面,通过处理可以直接得到结果,或者直接以*.brd 存盘。

* 使用Specctre Quest 打开*.brd,进行必要设置,通过处理直接得到结果。

这实际与上述方式类似,只不过是两个独立的模块,真正的仿真软件是下面的SigXplore 程序。

* 直接打开SigXplore 建立拓扑进行仿真。

2)从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板,作如下操作:在文件菜单,选择Export 操作,出现File Export 窗口,选择ASCII 格式*.asc 文件格式,并指定文件名称和路径(图1.1)。

图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口,在该窗口中,点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项,尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式,否则Allegro 不能正确导入。

3)在Allegro 中导入*.ascPCB 板图在文件菜单,选择Import 操作,出现一个下拉菜单,在下拉菜单中选择PADS 项,出现PADS IN 设置窗口(图1.3),在该窗口中需要设置3 个必要参数:图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录(也可将此文件拷入工作目录中,此例)iii. 指定转换后的文件存放目录然后运行“Run”,将在指定的目录中生成转换成功的.brd 文件。

注:pads_in.ini 所在目录路:.Psd_14.2ToolsPCBbin 中。

allegro SI 信号完整性仿真介绍

allegro SI 信号完整性仿真介绍

基于Cadence Allegro SI 16.3的信号完整性仿真信号完整性是指信号在信号线上的质量。

信号具有良好的信号完整性是指当在需要的时候,具有所必需达到的电压电平数值。

差的信号完整性不是由某一因素导致的,而是由板级设计中多种因素共同引起的。

特别是在高速电路中,所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。

具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。

信号完整性问题由多种因素引起,归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等,其中反射和串扰是引发信号完整性问题的两大主要因素。

反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样,就是信号在传输线上的回波现象。

此时信号功率没有全部传输到负载处,有一部分被反射回来了。

在高速的PCB中导线必须等效为传输线,按照传输线理论,如果源端与负载端具有相同的阻抗,反射就不会发生了。

如果二者阻抗不匹配就会引起反射,负载会将一部分电压反射回源端。

根据负载阻抗和源阻抗的关系大小不同,反射电压可能为正,也可能为负。

如果反射信号很强,叠加在原信号上,很可能改变逻辑状态,导致接收数据错误。

如果在时钟信号上可能引起时钟沿不单调,进而引起误触发。

一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。

另外常有一个输出多个接收,这时不同的布线策略产生的反射对每个接收端的影响也不相同,所以布线策略也是影响反射的一个不可忽视的因素。

串扰是相邻两条信号线之间的不必要的耦合,信号线之间的互感和互容引起线上的噪声。

因此也就把它分为感性串扰和容性串扰,分别引发耦合电流和耦合电压。

当信号的边沿速率低于1ns时,串扰问题就应该考虑了。

如果信号线上有交变的信号电流通过时,会产生交变的磁场,处于磁场中的相邻的信号线会感应出信号电压。

一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。

Allegro_PCB_SI 一步一步学会前仿真

Allegro_PCB_SI 一步一步学会前仿真

Allegro PCB SI:一步一步学会前仿真Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope : Cadence 16.5Doc Number : SFTEC12007Author : Daniel ZhongCreate Date : 2012-04-10Rev : 1.00目录1Cadence Allegro PCB SI简介 (7)1.1高速PCB设计流程 (7)2Allegro PCB SI的前仿真 (8)2.1准备仿真模型和其他需求 (8)2.1.1获取所使用元器件的仿真模型 (9)2.1.2获取所使用连接器的仿真模型 (10)2.1.3获取所使用元器件和连接器的器件手册和用户指南等相关资料 (10)2.1.4获取所需的规范文档 (10)2.1.5了解相关电路和接口工作原理 (10)2.1.6提取与信号完整性相关的要求 (10)2.1.7预先创建拓扑样本 (11)2.1.8预先创建相对于不同阈值电压的眼图模板 (11)2.1.9预先创建自定义测量 (12)2.2仿真前的规划 (12)2.3关键器件预布局 (13)2.4模型加载和仿真配置 (13)2.4.1模型的转化 (14)2.4.2使用SI Design Setup配置 (15)2.4.3选择需要配置的信号线 (16)2.4.4设置仿真库 (18)2.4.5设置电源和地网络 (20)2.4.6设置叠层 (24)2.4.7设置元器件类别 (27)2.4.8为元器件分配和创建模型 (28)2.4.9设置差分对 (37)2.4.10设置仿真参数 (42)2.4.11SI Design Audit相关 (50)2.4.12提取拓扑 (52)2.4.13在SigXP中设置仿真库和仿真参数 (54)2.4.14在SigXP中绘制拓扑 (58)2.5方案空间分析 (68)2.5.1输出驱动力扫描分析 (71)2.5.2Stub长度扫描分析 (73)2.5.3线宽线间距扫描分析 (74)2.6方案到约束规则的转化 (76)2.6.1传输线延迟规则的设置 (77)2.6.2拓扑结构等传输线特性规则的设置 (80)2.6.3传输线耦合规则的设置 (80)2.6.4拓扑规则在约束管理器中的应用 (81)3Allegro PCB SI的后仿真 (84)表格表格 1:Routed Interconnect Models参数 (45)表格 2:Simulation栏眉仿真参数 (47)表格 3:IO Cell Stimulus Edit窗口中的选项 (68)图图 1:传统的PCB设计流程图 (7)图 2:Allegro PCB SI高速PCB设计流程图 (8)图 3:眼图模式下的眼图模板 (11)图 4:地址、命令和控制信号传输线拓扑 (12)图 5:RDIMM的布局示意图 (13)图 6:Model Integrity界面 (14)图 7:使用Model Integrity将IBIS文件转换至DML格式 (15)图 8:Cadence Product Choices产品选择器窗口 (16)图 9:Allegro PCB SI GXL界面 (17)图 10:Setup Category Selection窗口 (17)图 11:Setup Xnet Selection窗口 (17)图 12:Allegro PCB SI GXL关于网络设置的提醒框 (18)图 13:Setup Library Search Directories窗口 (19)图 14:Setup Library File Extensions窗口 (19)图 15:Setup Working Libraries窗口 (19)图 16:Setup Power and Ground Nets窗口 (20)图 17:Allegro PCB SI GXL电压赋值窗口 (21)图 18:选择“Edit Voltage On Any Net In Design” (21)图 19:Identify DC Nets窗口。

Allegro16.5 中进行SI 仿真

Allegro16.5 中进行SI 仿真

在仿真之前,需要相应的IBIS模型文件,并把它转换为Cadence需要的DML文件,现在已经下载了一个IBIS 文件,它是Altera公司的cyclone3的IBIS文件:cyclone3.ibs。

为了把它转化,我们首先需要打开Model Integrity打开Model Integrity后,选择File Open 打开需要转化的IBIS文件打开后如下图:点击cyclon3,然后点右键,选择IBIS to DML,来实现IBIS到DML的转化在转化时报错:查看LOG File有如下说明:这个时候实际上是出了很多报错,报错的说明如下:WARNING: CYCLONE3_sstl18c1_cio_d10s Ramp value for maximum of Fall is significantly different with that computed from the corresponding TV curve - fixedERROR: TVCurve start time of CYCLONE3_ttl18_rdio_d8s RisingWaveform rise_1 at line 483255 is not same as CYCLONE3_ttl18_rdio_d8s FallingWaveform fall_1 at line 482667ERROR: TVCurve start time of CYCLONE3_ttl18_rdio_d8s RisingWaveform rise_2 at line 483368 is not same as CYCLONE3_ttl18_rdio_d8s FallingWaveform fall_2 at line 482778WARNING: CYCLONE3_sstl2c1_cio_d12s Ramp value for typical of Fall is significantly different with that computed from the corresponding TV curve - fixedWARNING: CYCLONE3_sstl2c1_rio_d12s Ramp value for typical of Fall is significantly different with that computed from the corresponding TV curve - fixedWARNING: CYCLONE3_ttl18_rdio_d10s Ramp value for maximum of Rise is significantly different with that computed from the corresponding TV curve - fixedTranslation failed due to DMLCHECK errors.Output saved as D:\yanshi\2\cyclone3.dml.txt.Run ibis2signoise -d, a DML will be generated.Examine it with line numbers from the log message.对于这个错误,说明是在DOS环境下运行ibis2signoise -d,可以了,那么就在DOS下运行运行结束后,在运行目录下可以看到已经生成了文件:cyclone3.ibs.dml,修改它为cyclone3.dmlDML文件已经生成,关闭Model Integrity下一步就是要进行仿真了,首先打开PCB SI然后在弹出的菜单中选择红线框住的部分进入PCB SI GXL后打开要仿真的BRD文件。

SI仿真深入讲解

SI仿真深入讲解
IBIS模型是以I/O缓冲器结构为基础,行为模块包括封装所带来的 RLC寄生参数,硅片本身的寄生电容参数,电源或地的电平箝位保 护电路、缓冲器特征(门槛电压、上升沿、下降沿、高电平和低电 平状态). Allegro PCB 630不能直接对IBIS模型进行仿真,需要使用自带的转 换器将IBIS模型转换成DML模型
Allegro SI 仿真讲解
Myron He 2010.03.02 Myron_He@
Index
► 仿真前准备 ► 电路板设置 ► 拓扑提取与仿真
► 前时序仿真
► 后时序仿真
► 差分对设计与仿真
Allegro PCB SI仿真
仿真前准备
► 仿真前准备文件
Allegro PCB文件.brd 仿真信号器件IBIS模型 PCB叠层结构详细参数
VCC A VCC Pow低电平的上下拉U/I曲线
R_pkg L_pkg 2 1 2 O utput
1
2
3
1
3
2
B
C_pkg
2
C_comp
1
2
G ND_Clamp
Allegro PCB SI仿真
1
1
B:包含了上升沿和下降沿的摆率
仿真前准备
2
C_comp
2
C_pkg
1
IBIS模型数据的准确性直接影响仿真的效果,同时模型数据的获得比较困难, IC供应商为目前IBIS模型数据的最有效来源. IC供应商在这方面的投资会比较大,RD需要不断Push,推动IC厂商来提供模 型数据.
Allegro PCB SI仿真
1
仿真前准备
► IBIS模型输出结构
► 1.添加工作库
Allegro PCB SI仿真

Allegro怎么样有效建立SI模型? 如何使用Model Integrity转换IBIS模型

Allegro怎么样有效建立SI模型? 如何使用Model Integrity转换IBIS模型

Allegro 怎么样有效建立SI 模型?如何使用Model
Integrity 转换IBIS 模型
信号完整性仿真大多针对由芯片IO、传输线以及可能存在的接插件和分
立元件所构成的信号网络系统,为了实现精确的仿真,仿真模型的精确性是
首先需要保证的。

一般情况下,Allegro PCB SI 会执行传输线和分立元件的建模,而芯片IO 和连接器的模型通常会由原厂提供。

当前业内常见的芯片
IO 模型有两种格式,IBIS 模型和HSPICE 模型;常见的连接器模型也是两种,SPICE(HSPICE)模型和S 参数模型。

Allegro PCB SI 支持包括上述四种模型在内业界流行的仿真模型,但一般都需要转化为Cadence 自己的
DML(Device Modeling Library)后才能使用。

Allegro PCB SI 在仿真时需要将仿真模型都转变成DML 模型格式这一做法,区别于大多数EDA 软件,这种做法可以说是有利有弊有。

弊,很明
显,就是多一个额外的步骤,虽然这一步骤非常简便;利,则是有利于仿真
库的管理,做到仿真库和原始模型文件的隔离,并且在文件格式转换的同时
也执行了模型的校验。

在大多数情况下,外部模型格式到Cadence DML 模型格式的转换还是非常方便的,只需要用Cadence SPB 系列工具包中的Model Integrity 软件打开模型文件,然后点击转换到DML 即可。

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第一章在Allegro 中准备好进行SI 仿真的PCB 板图1)在Cadence 中进行SI 分析可以通过几种方式得到结果:* Allegro 的PCB 画板界面,通过处理可以直接得到结果,或者直接以*.brd 存盘。

* 使用Specctre Quest 打开*.brd,进行必要设置,通过处理直接得到结果。

这实际与上述方式类似,只不过是两个独立的模块,真正的仿真软件是下面的SigXplore 程序。

* 直接打开SigXplore 建立拓扑进行仿真。

2)从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板,作如下操作:在文件菜单,选择Export 操作,出现File Export 窗口,选择ASCII 格式*.asc 文件格式,并指定文件名称和路径(图1.1)。

图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口,在该窗口中,点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项,尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式,否则Allegro 不能正确导入。

3)在Allegro 中导入*.ascPCB 板图在文件菜单,选择Import 操作,出现一个下拉菜单,在下拉菜单中选择PADS 项,出现PADS IN 设置窗口(图1.3),在该窗口中需要设置3 个必要参数:图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录(也可将此文件拷入工作目录中,此例)iii. 指定转换后的文件存放目录然后运行“Run”,将在指定的目录中生成转换成功的.brd 文件。

注:pads_in.ini 所在目录路:.Psd_14.2ToolsPCBbin 中。

4)在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。

第二章转换IBIS 库到dml 格式并加载1)库转换操作过程在Allegro 菜单中选择Analyze SI/EMI SIM Library 选项,打开“Signal Analyze Library Browser”窗口,在该窗口的右下方点击“Translatr ->”按钮,在出现的下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图2.1).按下“打开”按钮,随后出现转换后文件存放目的设置窗口,设置后按下“保存”键,出现保存认定窗口(图2.2)。

注意:必须对此窗口默认的路径设置进行修改,否则无法生成.dml 文件。

图2.1 IBIS 库转换原文件路径设置窗口原该窗口的默认设置为“ibis2signoise in="E:"_ED3082559.ibsout="82559".dml”,实际上ibis2signoise 是一个DOS 文件,可能在一些场合,可执行文件后面的命令参数中“in=”和“out=”被认为是非法字符,所以,将它修改为“ibis2signoise E:_ED3082559.ibs ”即可,它将在IBIS 文件所在目录建立同名的dml 文件。

图2.2 IBIS To dml 转换设置路径窗口(需修改)转换完成以后,会有报告文件弹出,在文件中只要没有“Error”提示,转换文件有效。

2)加载转换后的dml 库图2.3 Signal Analyze Library Browser 窗口在Signal Analyze Library Browser 窗口(图2.3),加载转换后的dml 库文件。

首先点击“Add Existing Library ->”按钮,出现下来菜单(图2.4),该菜单有四个选项:1. Local Lib: 直接指定一个确定的库文件。

这些库文件在:…Psd_14.2sharepcb signal SignalPartLib 中。

图2.4 加载库文件的几个方法2. Local Library Path :指定一个人目录并将目录中所有库文件调入。

在…Psd_14.2share pcb signalSignalPartLib 中安装时,内置有三个库文件目录(安装时没有选择附加的仿真用库):DEFAULT_LIB、Dig_lib(内含abt、als、alvc、fttl 四个子目录)、Packages。

其中als 子目录中有X4ALS 系列标注逻辑器件库,如74als162 等。

3. Standard Cadence Library:在加载两个索引文件(Psd_14.2sharepcbsignal):cds_models.ndx和cds_partlib.ndx,前者包括模块信息,后者包括仿真器件信息。

3)加载成功以后可以点击set working 按钮,将其设置为工作库。

第三章给器件加载对应模型1) 给器件加载模型在Allegro 菜单中选择Analyze SI/EMI SIM Model 选项,打开“Signal Model Assignmen”窗口(图3.1)。

图3.1 为器件指定模型窗口在图3.1 中显示所有使用到的器件名称,选中一个准备设置模型的器件并点击Find 按钮,出现,Model Browser 窗口(图3.2)。

在Model Name Pattern 窗口中填入“*”号,一些模型的名称进入下面的列表框,图3.2 浏览模型窗口在列表框里点击你需要的模块后,在图3.1 中U1(和U2)的“Signal Name”列里就会出现它的模型名称。

2)器件、元件的建模如果在图3.1 里准备加载的模型是无源器件或者是需要自己临时创建的模型,则点击在图3.1 中的create model 按钮出现图3.2 创建模型窗口,对于电阻电容选择Espicemodel(选中蓝色箭头所指项目)后将出现,Creat ESpick Device Model窗口(图3.3)。

其他有源器件用IBISdevice 模型(选中红色箭头所指项目),然后按提示输入value 及各管脚的功能即可,同时可以存盘生成*.dat 文件,这样以后进行仿真时直接load 即可。

此时这个新建的模型就出现在所选器件的“模型名称“栏中。

图 3.3 无源器件建模窗口无源器件包括电阻。

电容、电感,图中的Common 项是设置该元件是否有公用(接地或电源)管脚。

第四章定义板子的地线、电源电压器件仿真必须设置直流电源,否则仿真不能进行,只有定义了电压的电源和地信号,才能在拓补结构中将电源的信号模型调进来。

此操作在Logic 菜单项中选择Identify Nets..选项,出现Identify DC Nets 窗口(图4.1 分别选中VCC 和GND 网络,在Voltage 栏填入5V 和OV,然后确认,完成设置。

图 4.1 直流电源设置窗口调整PCB 板叠层结构满足阻抗要求该功能分别从Aleegro、SpecctraQuest 两个模块进入后进行设置。

1)从Allegro 主窗口设置在Tools 菜单选择Setaup Advior 选项,出现DatBase Setup Advsor 窗口,直接按下“Next“按钮,出现新的DatBase Setup Advsor –Cross-Section 窗口,其中有个“Edit Cross-Section”按键,按下此键进入叠层设计窗口(图5.1),在这个类似Excel 表格式地窗口里,输入需要的各种参数,在表地最后一栏直接计算出该层的阻抗值。

图5.1 叠层设置窗口2)从SpecctraQuest 窗口设置直接从Setup 菜单选择Cross-Section 项进入图5.1 窗口Cadence 仿真流程(2)第六章设置仿真参数在正式进行仿真之前,还需要对各参数进行设置,以便使最终结果更加准确的反映设计者的要求。

这个步骤可以在SpecctraQuest 模块里,也可以在Sigxplore 中完成。

具体需要设置的参数根据不同仿真有不同的要求,大致如下:仿真的周期数(measurement cycle)时钟频率(Clock frequency)占空比(duty cycle)偏移量(offset)固定仿真时间(fixed duration)波形取样时间(waveform resolution)截止频率(cutoff frequency)仿真模式(FTS mode)驱动激励(drive excitation)测量模式(measurement mode)1)SpecctraQuest 模块里设置仿真参数在SpecctraQuest 的菜单里选中AnalyzeSI/EMI SIMPrefences,出现参数设置窗口(图6.1)图6.1 仿真参数设置2)在SigXplore 里的选中AnalyzePrefences 进入的参数设置窗口与图6.1 类似。

第七章用探针(Probe)指定仿真信号线1) 建立仿真信号线网表在SpecctraQuest 里的Logic 下拉菜单里,选择create list of nets,出现“CreatList of Net”窗口(图7.1)。

在窗口上边的Net List Name 栏中填入自己起的网络名称,在“Net Filter”栏输入“* ”;在“Available nets”列表栏中选中需要仿真的网络并将其添加到右边“Selected Nets”栏里。

然后将生成的网表文件进行保存。

图7.1 建立仿真网络2) 选择仿真网络选中AnalyzSI/EMI SimProbe 命令,在弹出的signal analysis 窗口的net 一栏,敲入*,或者通过list of nets,将网表文件调入。

这样所有的net 都出现在最左边的框里,可以选择任何一个信号线进行模拟。

(图7.2)图7.2 选择仿真网络第八章生成仿真结果报告、设定报告包括的参数选中要进行模拟的信号线之后,点击图7.2 下方Reports 功能键,在弹出analysis report generator窗口里进行不同的参数条件设置,如SSN, Reflection、CrossTalk 等等,参数设置完成之后,点击create report 就可以分别生成对反射,串扰,地弹等等的仿真结果报告。

第九章提取电路拓扑结构(建立)1)通过在Aleegro 和SpecctraQuest 界面提取电路拓扑结构点击图7.2 中View Toplogy,假设没有任何设置错误,将直接进入拓扑界面。

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