实验一1位二进制全加器的设计
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。
采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。
2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器，完成或门的设计。
4、完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。
构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。
实验一 1位二进制全加器的设计
实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。
2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。
3、学习EDA-V型实验系统的基本使用方法。
二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。
如有输入错误，修改后再进行编译。
4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。
5、创建1位二进制半加器的的元件图形符号。
6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。
7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。
8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。
三、实验预习要求1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。
2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。
3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。
4、初步制定全加器的引脚锁定。
四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。
2、根据实验内容，详细写出实验的各个步骤，方法。
3、记录实验现象或波形，并与理论值比较、分析。
（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。
VHDL第4章_全加器
元件例化语句的第二部分则是此元件与当前设计实体(顶层文件 中 元件例化语句的第二部分则是此元件与当前设计实体 顶层文件)中 顶层文件 元件间及端口的连接说明。语句的表达式如下： 元件间及端口的连接说明。语句的表达式如下：
例化名 : 元件名 PORT MAP( [端口名 =>] 连接端口名 连接端口名,...); 端口名
3. 并置操作符 &
以下是一些并置操作示例： 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1'&'0'&d(1)&'1' ; -- 元素与元素并置，并置后的数组长度为 元素与元素并置，并置后的数组长度为4 & & & ... IF a & d = "101011" THEN ... –- 在IF条件句中可以使用并置符 条件句中可以使用并置符
co 0 0 0 1
1位二进制半加器 位二进制半加器
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; ， co, so : OUT STD_LOGIC); END ENTITY h_adder； ； ARCHITECTURE fh1 OF h_adder I BEGIN so <= (a OR b)AND(a NAND b); co <= NOT( a NAND b); END ARCHITECTURE fh1;
全加器及应用的实验原理
全加器及应用的实验原理全加器是一种逻辑电路，用于对两个二进制数相加时，同时考虑进位位以及和位。
它也是电路设计中的基本模块，广泛应用于计算机、数字信号处理等领域。
全加器的实验原理基于布尔代数和逻辑门的运算。
全加器由两个半加器和一个与门组成。
半加器用于计算两个输入位的和位和进位位，而全加器则在此基础上还考虑了上一位的进位。
半加器是全加器的基本组成部分之一。
它由一个异或门和一个与门组成。
异或门用于计算两个输入位的和位，而与门用于计算进位位。
半加器的输入包括两个待加数位A和B，输出为和位S和进位位C。
全加器由两个半加器和一个与门组成。
半加器1的输入为A和B，输出为和位S1和进位位C1；半加器2的输入为S1和Cin（上一位的进位），输出为和位S 和进位位C。
与门的输入为C1和Cin，输出为进位位C。
全加器的输出包括和位S和进位位C。
实验中可以使用门电路芯片（如74系列）来实现全加器。
门电路芯片中包含了多个逻辑门，如与门、或门、异或门等。
通过合理的连接和输入信号值，可以构建出全加器电路。
在实验中，可以利用开关或跳线来模拟输入信号。
将A、B和Cin分别连接到不同的开关或跳线上，模拟待加数和上一位的进位。
然后将开关或跳线连接到门电路芯片的输入引脚上，将门电路芯片的输出引脚连接到LED等显示装置上，以观察全加器的输出结果。
实验中还可以通过多个全加器的级联来实现多位加法器。
将多个全加器连续连接起来，将每一个全加器的进位位C连接到下一个全加器的Cin输入上，即可实现多位数的加法运算。
全加器的应用非常广泛。
在计算机中，全加器用于实现算术逻辑单元（ALU），负责执行加法操作。
在数字信号处理中，全加器可以用于实现滤波器、变换器、编码器等功能。
此外，全加器还可用于设计控制电路、编码器、译码器、计数器等。
总之，全加器是一种基本的逻辑电路，用于计算二进制数的和位和进位位。
实验中可以利用门电路芯片来搭建全加器电路，通过观察输出结果来验证其正确性。
整理实验一-一位二进制全加器设计实验
整理人 尼克 实验一一位二进制全加器设计实验目录实验一Protel DXP 2004认识实验 (1)实验二两级阻容耦合三极管放大电路原理图设计 (1)实验三原理图元件库建立与调用 (3)实验四两级阻容耦合三极管放大电路PCB图设计 (5)实验五集成电路的逻辑功能测试 (7)实验六组合逻辑电路分析与设计 (12)实验七Quartus II 的使用 (17)实验八组合逻辑器件设计 (17)实验九组合电路设计 (25)实验一 Protel DXP 2004 认识实验一、实验目的1.掌握Prot e l DXP 2004 的安装、启动和关闭。
2.了解Protel DXP 2004 主窗口的组成和各部分的作用。
3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。
二、实验内容与步骤1、Protel_DXP_2004 的安装(1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件(2)运行setup\Setup.exe 文件，安装Protel DXP 2004(3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。
修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。
点击“替换密钥”，选取DXP.exe （在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。
实验 1位二进制全加器设计
1位二进制加法器设计一、实验目的1.熟悉Quartus II 集成环境的图形输入方法；2.学会把设计项目成为可调用元件符号和调用元件的方法；3.掌握仿真方法。
二、实验内容本实验首先使用图形输入的方法由逻辑门电路设计一个半加器，然后使用。
分别进行仿真、引脚分配并下载到电路板进行功能验证。
三、实验步骤1.创建个人实验文件夹(最好使用英文字母命名不要用中文名称)。
2.运行Quartus II 软件，选择File －> New，在Device Design Files 中选择Block Diagram/Schematic File,如图1-1所示，点击OK打开原理图编辑窗口。
图1-1 图1-23.在图形编辑窗中双击鼠标左键，将弹出元件输入对话框，在对话框右栏打开元件库找到需要的元件，如图1-2所示，点击OK即可将元件调入原理图编辑窗。
将所有需要的元件都调入编辑窗。
4.将各个元件采用单击鼠标并拖动的方法连接号电路图，然后分别在input和output的pin_name上双击使变为黑色，再分别输入各引脚名，如图1-3所示。
图1-35.选择File—>Save As命令，选择为此工程已建好目录，将设计好的原理图文件取名为h_adder.bdf同时使下方小框内出现“√”，点击保存会弹出“是否创建新工程”提示信息如图1-4所示。
图1-4图1-56.创建一个新工程：点击图1-4中“是”可进入创建工程向导（也可以File －> New project Wizard进入向导），此时看到的默认工程名、顶层实体名都为h_adder，此时将工程名换为f_adder顶层实体名不变，如图1-5所示。
点击NEXT，再在弹出窗中点击NEXT，选择目标器件：MAXII 系列EPMT1005C芯片。
按照下列的方法完成半加器的编译、仿真。
7.7. 创建一个仿真波形文件：File －> New，在Other Files 中选择Vector Waveform File，如图1-6，进入波形编辑窗口。
实验一：用原理图设计全加器和计数译码显示电路
实验一(1)：用原理图输入法设计一位全加器
实验一(2)：用原理图输入法设计计数器(74160)和译码器(7448)，顶层用原理图设计
实验目的：
（1）熟悉应用QuartusII编译图形输入；
（2）掌握利用QuartusII对图形输入的仿真；
（3）掌握用图形设计法基本逻辑电路。
二、实验内容：
设计并调试好一个一位二进制全加器及一个计数译码显示器，并用EL-EDA-V型EDA实验开发系统进行系统仿真。
设计一个10计数器用7448及74160设计计数译码显示电路。
三、实验条件：
（1）电脑；
（2）开发软件QuartusII8.1；
（3）设备：EL—EDA—V型
EDA实验开发系统；
（4）拟用芯片：ACEX1K
EP1K100QC208-3；
四、实验设计：
1、(1)异或门与二输入端与非门构成二进制全加器逻辑电路图：
（2）仿真波形：
其封装后：
（1）仿真波形：
（1）显示电路图：
其封装后：
（2）仿真波形：
4、（1）计数译码显示电路结构图：
（2）仿真波形：
5、管脚锁定：
五、设计处理
（1）输入底层设计文本和顶层电路
（2）编译
（3）仿真
（4）选择器件、锁定引脚、再次编译
（5）硬件测试
六、实验结果及总结：
实验过程中，在执行图形输入设计计数译码显示电路的时候，出现ERROR 其原因为将74160的输入端接在高电平上，排除方法为，将高电平改成接地。
在实验中，特别是图形输入设计中，应该先了解芯片的功能，再对芯片进行输入，输出设计，这样才能减少错误的出现。
二进制数全加器的设计
２用异或 ｆ １ 、 与 门、 或 门设计全 加潞
由于实 际的逻 辑问题 千羞万 剜 ， 因而所设 计 的组 合逻 辑 电路
由此可见 根据一定的逻辑要求所设计的逻辅 电路 ｌ １ ） 先对上式【 ｊ —ｌ ｝ 、 【 ｌ —２ ｌ 化简得 最简单的逻辑函数表 也多种多样 。 并不避难一的。对于具有多个输出变量的组台逻辑电路设计 ， 不 达 式 应该单纯追求每个输 出的与或表达式最简， 而皮台理选择 门电 Ｓ ２ Ａ， Ｂ Ｃ ； ｔ ＋ Ａ ｌ 职ｌ Ｃ ． ｔ ＋ Ａｉ Ｂ Ｃ １ ＋ Ａ｛ Ｂ Ｉ ｅ ｛ ｔ
＝
｛ Ａ Ｂ ＋Ａ Ｂ ｆ ｝ ｌ 十（ Ａ ； Ｂ ｔ ＋ Ａ ｆ Ｂ ｔ ） Ｃ ｌ
（ Ａ ＋ ） （ Ａ 牛嚣 ） Ｇ州 ＋（ Ａ ｆ Ｂ 《 ＋Ａ ） Ｇ 扣 ｌ
Ａ 启 ・ ｔ ， ｌ ・ 十（ 鼠 ＋＾ 殷 ｛ ） Ｃ ｆ ｌ
组台逻辑电路的设计篷根 据设计的命题要 求， 为了方便使 用， 降低设计成本 ， 增强逻辑电路的稳定性、 可靠性 设计饕经济、 台理和实用的逻辑电路。设计时可采用小规模或中、 大规模集成
电路 、 而在 小规模 中也可 采用 不弼功 能的 门 电路 其 中有一 些逻 辑 电路经 常大盎 的用于 各种数 字 系统中 ， 比 如加 法器 、 编码 镄 、 译 码器 等
毽 一 母
＋ 十 ＋ ｙ ３ ｌ ２ ） 用集成 译码 器 Ｃ ￣４ Ｌ Ｓ ｌ ３ ８构成 加法器 其 逻 辑电 路 圈如
Ｉ ｉ ｔ ２ 。
用门电路实现两个二进制数相加并求出和的缎台线路 。 称为 个全加嚣。全加器可以处理低位进位， 并输 出本位加法进位 它的逻辑 符号 如ｔ ｌ ｔ ｌ （ ｂ ） 所示。 其 中为 被 加数 。 玩 为加数 糨邻 低 位 来 的进 位数 为 Ｃ ， 输出本位和为ｓ 。向柏铝离位进位数为 。根据二进制加法的 运 算规 则 ． 写 出逻辑 函数表 达鼗
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龙岩学院实验报告
班级学号姓名同组人
实验日期室温大气压成绩
实验题目：基于原理图输入法的1位二进制全加器的设计
一、实验目的
1、学习、掌握QuartusⅡ开发平台的基本使用。
2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法
设计1位二进制半加器、1位二进制全加器。
3、学习EDA-V型实验系统的基本使用方法。
二、实验仪器
装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干
三、实验原理
半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。
半加器的逻辑函数
为
式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。
表1为半加器真值表。
表1
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
显然，异或门具有半加器求和的功能，与门具有进位功能。
其逻辑图跟逻辑符号如下图：
全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。
表2为全加器的真值表。
表2
A i B
i
C
I-1
C
i
S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1 由真值表可得出逻辑函数式
式中，A
i 和B
i
是两个相加的1为二进制数，C
i-1
是由相邻低位送来的进位数，
S I 是本位的全加和，C
I
是向相邻高位送出的进位数。
其逻辑图跟逻辑符号如下图所示：
四、实验内容
1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。
如有输入错误，修改后再进行编译。
4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其
输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。
5、创建1位二进制半加器的的元件图形符号。
6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求
用半加器及门电路设计），并进行编译，仿真。
7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。
8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。
五、实验步骤
1、半加器的设计
（1）、原理图
（2）一位半加器的仿真结果如下图所示：
（3）建立一位半加器half_adder工程
LIBRARY IEEE;
USE HALF_ADDER IS
PORT(A,B: IN STD_LOGIC;
S,Co: OUT STD_LOGIC);
END ENTITY HALF_ADDER;
ARCHITECTURE RTL OF HALF_ADDER IS
--SIGNAL ABC:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
S <= NOT(A XOR(NOT B));
Co <= A AND B;
END ARCHITECTURE HD;
2、全加器的设计
（1）将半加器设置为部件
执行菜单【File】->【Create/Update】->【Create symbol file for current file】
（2）完成部件连接
（3）全加器的VHDL语言
LIBRARY IEEE;
USE FULL_ADDER IS
PORT(A,B,Ci: IN STD_LOGIC;
S,Co: OUT STD_LOGIC);
END FULL_ADDER;
ARCHITECTURE FD1 OF FULL_ADDER IS COMPONENT HALF_ADDER
PORT(A,B: IN STD_LOGIC;
S,CO: OUT STD_LOGIC);
END COMPONENT;
SIGNAL T1,T2,T3: STD_LOGIC;
BEGIN
U1: HALFADD PORT MAP( A=>A,B=>B,S=>T1,CO=>T2); U2: HALFADDPORT MAP( A=>CI,B=>T1,S=>S,CO=>T3);
Co <= T2 OR T3;
END ARCHITECTURE FD1;
3、程序下载
（1）首先将实验系统和并口通信线连接好
（2）根据引脚锁定连接导线
（3）所有连线连接好后打开EDA实验电源
（4）执行【Tools】->【Programmer】模式选择JTAG
（5）所有配置选择完毕，点击START
结果分析：通过观察实验箱LED灯亮情况和真值表的符合
六、实验小结
通过这次实验学习并且掌握了QuartusⅡ开发平台的基本使用，学习了基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。