SerDes知识详解一、SerDes的作用
serdes芯片
SerDes芯片什么是SerDes芯片？SerDes（Serializer/Deserializer）芯片是一种用于将串行数据流转换为并行数据流（Serializer）或将并行数据流转换为串行数据流（Deserializer）的集成电路芯片。
它通常用于高速通信和数据传输系统中，如计算机网络、数据中心以及通讯设备等。
SerDes芯片的主要功能是将传输的数据进行编码、解码和时钟恢复，以提供可靠的数据传输。
SerDes芯片的工作原理SerDes芯片包含两个主要部分：Serializer和Deserializer。
•Serializer: Serializer将并行数据输入转换为高速串行数据输出。
它接收来自数据源的并行数据，对其进行编码和打包，然后将数据以串行方式发送出去。
Serializer通常使用各种编码技术（如8B/10B编码或64B/66B编码）来提高数据传输的可靠性和效率。
•Deserializer: Deserializer将高速串行数据输入转换为并行数据输出。
它接收并解析串行数据流，并对其进行解码和解包，然后将数据以并行方式输出。
Deserializer还负责时钟恢复和数据时序重建，以确保数据的准确性。
SerDes芯片工作原理SerDes芯片工作原理SerDes芯片的应用SerDes芯片广泛应用于各种高速数据传输场景和领域，下面是一些常见的应用：1.数据中心：在大规模数据中心中，SerDes芯片用于处理服务器之间的高速数据通信，如服务器间的互连、网络交换和存储等。
2.通讯设备：SerDes芯片在传统的通讯设备中发挥着重要的作用，如路由器、交换机、调制解调器等。
3.汽车电子：在汽车领域，SerDes芯片被用于汽车网络和传感器系统中，如汽车内部通信总线和高速数据连接。
4.无线通信：SerDes芯片在5G通信、光纤通信等领域中扮演着关键的角色，提供可靠的数据传输和高速数据解析能力。
SerDes芯片的优势SerDes技术的出现带来了一系列的优势，使得其成为高速数据传输的首选方案之一：1.传输速率高：SerDes芯片能够实现非常高的数据传输速率，远远超过传统的并行传输方式。
serdes协议书
serdes协议书SerDes (Serializer/Deserializer) 是一种协议，用于实现数据在串行和并行之间的转换。
它是一种非常重要的通信接口，被广泛应用于通信领域，例如高速数据传输、网络通信和存储系统等。
本文将详细介绍 SerDes 协议，包括其原理、应用和未来发展趋势等。
首先，让我们了解一下 SerDes 的原理。
SerDes 通过将并行数据流转换为串行数据流来实现高速数据传输。
在发送端，SerDes 将并行输入数据进行串行化，然后添加控制信号和同步信号，最后输出为串行数据流。
在接收端，SerDes 将串行输入数据进行解串行化，还原为并行数据流。
由于串行信号可以更快的传输和接收，因此 SerDes 能够提供更高的数据传输速率和带宽。
SerDes 协议有很多应用，其中最常见的是在高速数据通信中的使用。
例如，在以太网通信中，使用 SerDes 技术可以实现多个通道的高速数据传输，从而提高网络速度和性能。
此外，SerDes 还被用于存储系统中，如固态硬盘 (SSD) 和硬盘阵列(RAID) 等，以提供更快的数据访问和传输速度。
另一个重要的应用是在芯片设计中的使用。
在现代芯片中，SerDes 通常用于实现芯片内部各个功能模块之间的高速通信。
例如，芯片中的各个硬件模块（如处理器、内存控制器和外设控制器等）需要频繁地进行数据交换和通信。
通过使用SerDes 技术，可以实现高速、可靠的芯片内部通信，提高芯片整体性能和效率。
SerDes 协议的发展也在不断推进。
随着通信和存储技术的不断发展，对数据传输速率和带宽的需求也越来越高。
为了满足这些需求，新的 SerDes 技术正在研发中。
例如，高速 SerDes技术可以实现更高的数据传输速率，从而满足现代通信和存储系统的需求。
此外，一些研究人员还在探索将 SerDes 技术应用于其他领域，如人工智能和物联网等，以支持更复杂的数据处理和通信需求。
总而言之，SerDes 协议是一种重要的通信接口，用于实现数据在串行和并行之间的转换。
ti车载serdes的工作原理
ti车载serdes的工作原理车载SERDES（串行直接数字式接口）是现代汽车电子系统中的重要组成部分，特别是在高速数据传输和复杂数字信号处理方面。
本文将详细介绍TI（德州仪器）车载SERDES的工作原理，包括其基本概念、硬件组成、信号处理流程以及应用场景。
一、基本概念车载SERDES是一种高速串行数据传输接口，用于在数字系统之间进行数据通信。
它可以将数字信号转换为光信号或电信号，以便在物理层进行高速数据传输。
车载SERDES的特点是高速度、低误码率和可靠性，适用于汽车电子系统之间的数据传输和通信。
二、硬件组成TI车载SERDES主要由以下几个部分组成：1.收发器：负责将数字信号转换为光信号或电信号，并进行高速数据传输。
2.调制解调器：负责对传输数据进行调制和解调，以保证数据的可靠传输。
3.控制器：负责控制整个SERDES接口，包括数据传输、时钟恢复、错误检测等功能。
4.电源管理：负责提供稳定的电源供应，以保证整个SERDES接口的正常运行。
三、信号处理流程1.数据输入：从数字系统输入数据，经过控制器处理后，传输至调制解调器进行调制。
2.调制传输：调制后的数据通过光信号或电信号进行传输，达到高速数据传输的目的。
3.接收处理：接收到的光信号或电信号经过收发器还原为数字信号，再经过控制器进行错误检测和时钟恢复。
4.数据输出：将处理后的数据输出至数字系统，完成数据传输过程。
在信号处理过程中，TI车载SERDES通过优化调制方式、控制时钟频率等手段，保证了数据的可靠传输和低误码率。
四、应用场景TI车载SERDES广泛应用于汽车电子系统，如汽车导航系统、自动驾驶系统、车辆通信系统等。
通过高速数据传输和数字信号处理，车载SERDES实现了以下功能：1.实时数据传输：如车辆定位、速度和加速度等传感器数据的传输。
2.复杂算法处理：如自动驾驶系统中的算法运算、车辆控制系统的指令发送等。
3.车辆通信：如车对车（V2V）、车对基础设施（V2I）通信，实现自动驾驶和安全预警等功能。
serdes原理
serdes原理SerDes原理解析什么是SerDesSerDes是一种串行器/解串器（Serializer/Deserializer）的简写，它是一种用于将并行数据转换为串行数据（或者将串行数据转换为并行数据）的集成电路（IC）技术。
在数字通信领域，SerDes常用于高速数据传输和通信接口。
串行数据和并行数据在开始解释SerDes原理之前，我们需要了解串行数据和并行数据的概念。
•串行数据是指将数据位按照顺序一个接一个地发送，每个数据位之间通过时钟信号来区分。
•并行数据是指将多个数据位同时发送，每个数据位占用一个信号线。
SerDes的原理SerDes的主要功能是将并行数据转换为串行数据（Serializer）或将串行数据转换为并行数据（Deserializer）。
它由两部分组成：串行器和解串器。
串行器（Serializer）串行器将并行数据转换为串行数据，实现了数据的串行化。
它的输入为多个并行数据位，输出为一个串行数据流。
串行器的工作流程如下：1.并行输入数据位通过数据处理电路进行编码和加工，以适应传输和接收的要求。
2.经过编码和加工的数据经过串行器内部的串行输出电路，逐位地传输到输出信号线上。
3.在串行器内部，每个数据位之间通过时钟信号来同步。
串行器常用于数据传输的发送端，如计算机内部总线、高速网络通信和存储器接口等领域。
解串器（Deserializer）解串器将串行数据转换为并行数据，实现了数据的解串行化。
它的输入为一个串行数据流，输出为多个并行数据位。
解串器的工作流程如下：1.串行输入数据流通过输入接收电路，逐位地接收到解串器内部。
2.在解串器内部，输入数据流中的每个数据位经过时钟信号的同步和解码处理。
3.解码后的数据经过解串器的并行输出电路，并行地输出到多个数据线上。
解串器常用于数据传输的接收端，如计算机内部总线、高速网络通信和存储器接口等领域。
SerDes的应用SerDes技术在现代通信领域有着广泛的应用，主要体现在以下几个方面：1.高速网络通信：SerDes能够在高速网络中实现可靠的数据传输和接收，提升网络带宽和通信速度。
serdes的结构
serdes的结构
SerDes（Serializer/Deserializer）的结构可以分为三部分：PLL模块、发送模块（Tx）和接收模块（Rx）。
SerDes的发送模块负责将并行数据转换为串行数据，而接收模块则负责将串行数据转换为并行数据。
PLL模块则为数据传输提供所需的时钟信号。
此外，为了方便维护和测试，SerDes结构还包括控制和状态寄存器、环回测试、PRBS测试等功能。
SerDes的结构可以根据应用需求进行定制，包括单链路SERDES、多链路SERDES 和PAM SERDES等。
单路SERDES只有一个传输链路，通常用于低速应用，如串行通信和低速数据传输。
多路SERDES则有多个并行的传输链路，用于同时传输多个数据流，通常用于高速数据通信和高带宽应用，如光纤通信和高速网络。
PAM SERDES则使用脉冲幅度调制技术来将数据转换为串行信号，通常用于高速数据传输，可以达到更高的传输速率和更小的信噪比。
以上信息仅供参考，如需更多信息，建议咨询电子工程师或查阅相关论坛资料。
SERDES
随着电子行业技术的发展，特别是在传输接口的发展上，IEEE1284被 USB 接口取代，PATA被 SATA 取代，PCI被 PCI-Express 所取代，无一都证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了为高速串行接口的主流。
串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，理论上串行接口的最高传输速率可达到10Gbps 以上。
SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。
它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。
即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。
这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
这种点对点的通信技术可以提升信号的传输速度，并且降低通信成本。
SERDES 并串行与串并行转换器,串化器/并化器 A device that serializes output from, and deserializes input to, a business machine.SerDes 结构大致可以分为四类：并行时钟SerDes：将并行宽总线串行化为多个差分信号对，传送与数据并联的时钟。
这些SerDes比较便宜，在需要同时使用多个SerDes 的应用中，可以通过电缆或背板有效地扩展宽总线；8B/10B 编码SerDes：将每个数据字节映射到10bit代码，然后将其串行化为单一信号对。
10位代码是这样定义的：为接收器时钟恢复提供足够的转换，并且保证直流平衡（即发送相等数量的‘1’和‘0’）。
这些属性使8B/10BSerDes 能够在有损耗的互连和光纤传输中以较少的信号失真高速运行；嵌入式时钟SerDes：将数据总线和时钟串化为一个串行信号对。
SerDes知识详解
SerDes知识详解一、SerDes的作用1.1并行总线接口在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。
随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。
时钟到达两个芯片的传播延时不相等(clock skew)并行数据各个bit的传播延时不相等(data skew)时钟的传播延时和数据的传播延时不一致(skew between data and clock)虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。
这又进一步恶化了数据窗口。
源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。
通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，也就是让它和数据信号经过相同的路径，保持相同的延时。
这样PVT变化时，时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。
我们来做一些合理的典型假设，假设一个32bit数据的并行总线，a)发送端的数据skew = 50 ps ---很高的要求b)pcb走线引入的skew = 50ps ---很高的要求c)时钟的周期抖动jitter = +/-50 ps ---很高的要求d)接收端触发器采样窗口= 250 ps ---Xilinx V7高端器件的IO触发器可以大致估计出并行接口的最高时钟= 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。
利用源同步接口，数据的有效窗口可以提高很多。
通常频率都在1GHz以下。
在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。
DDR Memory接口也算一种源同步接口，如DDR3在FPGA中可以做到大约800MHz的时钟。
serdes 标准
serdes 标准SerDes（Serializer/Deserializer）是一种集成电路，用于在数字通信中将串行数据转换为并行数据，或将并行数据转换为串行数据。
它在许多应用中都扮演着重要的角色，如高速通信、数据存储和计算机网络等领域。
SerDes标准则是指针对SerDes接口的一系列规范和标准，以确保不同厂商生产的SerDes芯片在通信时能够互相兼容和互操作。
首先，SerDes标准在数字通信中扮演着至关重要的角色。
随着数字通信技术的不断发展，人们对数据传输速度和效率的要求也越来越高。
SerDes标准的制定，可以保证不同厂商生产的SerDes芯片在通信时能够互相兼容和互操作，从而促进了数字通信技术的进步和发展。
其次，SerDes标准的制定对于提高系统的稳定性和可靠性具有重要意义。
在数字通信中，稳定性和可靠性是至关重要的，特别是在高速通信和数据存储领域。
SerDes标准的制定，可以确保不同厂商生产的SerDes芯片在通信时能够互相兼容和互操作，从而提高了系统的稳定性和可靠性。
此外，SerDes标准的制定有助于降低系统的成本和复杂性。
在过去，由于缺乏统一的SerDes标准，不同厂商生产的SerDes芯片之间存在兼容性和互操作性的问题，这导致了系统集成和维护的困难。
而有了统一的SerDes标准，不同厂商生产的SerDes芯片可以在通信时互相兼容和互操作，从而降低了系统的成本和复杂性。
最后，SerDes标准的制定对于推动数字通信技术的发展具有重要意义。
随着数字通信技术的不断发展，人们对数据传输速度和效率的要求也越来越高。
SerDes标准的制定，可以促进不同厂商生产的SerDes芯片在通信时能够互相兼容和互操作，从而推动了数字通信技术的发展。
总的来说，SerDes标准的制定对于数字通信技术的进步和发展具有重要意义。
它不仅可以保证不同厂商生产的SerDes芯片在通信时能够互相兼容和互操作，从而提高了系统的稳定性和可靠性，降低了系统的成本和复杂性，还可以推动数字通信技术的发展。
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SerDes知识详解一、SerDes的作用1.1并行总线接口在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。
随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。
时钟到达两个芯片的传播延时不相等(clock skew)并行数据各个bit的传播延时不相等(data skew)时钟的传播延时和数据的传播延时不一致(skew between data and clock)虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。
这又进一步恶化了数据窗口。
源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。
通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，也就是让它和数据信号经过相同的路径，保持相同的延时。
这样PVT变化时，时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。
我们来做一些合理的典型假设，假设一个32bit数据的并行总线，a)发送端的数据skew = 50 ps ---很高的要求b)pcb走线引入的skew = 50ps ---很高的要求c)时钟的周期抖动jitter = +/-50 ps ---很高的要求d)接收端触发器采样窗口= 250 ps ---Xilinx V7高端器件的IO触发器可以大致估计出并行接口的最高时钟= 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。
利用源同步接口，数据的有效窗口可以提高很多。
通常频率都在1GHz以下。
在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。
DDR Memory接口也算一种源同步接口，如DDR3在FPGA中可以做到大约800MHz的时钟。
要提高接口的传输带宽有两种方式，一种是提高时钟频率，一种是加大数据位宽。
那么是不是可以无限制的增加数据的位宽呢？这就要牵涉到另外一个非常重要的问题-----同步开关噪声(SSN)。
这里不讨论SSN的原理，直接给出SSN的公式：SSN = L *N* di/dt。
L是芯片封装电感，N是数据宽度，di/dt是电流变化的斜率。
随着频率的提高，数据位款的增加，SSN成为提高传输带宽的主要瓶颈。
图1.2是一个DDR3串扰的例子。
图中低电平的理论值在0V,由于SSN的影响，低电平表现为震荡，震荡噪声的最大值达610mV，因此噪声余量只有1.5V/2-610mV=140mV。
Figure 1.2 DDR3串扰演示因此也不可能靠无限的提高数据位宽来继续增加带宽。
一种解决SSN的办法是使用差分信号替代单端信号，使用差分信号可以很好的解决SSN问题，代价是使用更多的芯片引脚。
使用差分信号仍然解决不了数据skew的问题，很大位宽的差分信号再加上严格的时序限制，给并行接口带来了很大的挑战。
1.2 SerDes接口源同步接口的时钟频率已经遇到瓶颈，由于信道的非理想(channel)特性，再继续提高频率，信号会被严重损伤，就需要采用均衡和数据时钟相位检测等技术。
这也就是SerDes所采用的技术。
SerDes(Serializer-Deserializer)是串行器和解串器的简称。
串行器(Serializer)也称为SerDes发送端(Tx)，(Deserializer)也称为接收端Rx。
Figure1.3是一个N对SerDes收发通道的互连演示,一般N小于4。
可以看到，SerDes不传送时钟信号，这也是SerDes最特别的地方，SerDes在接收端集成了CDR(Clock Data Recovery)电路，利用CDR从数据的边沿信息中抽取时钟，并找到最优的采样位置。
SerDes采用差分方式传送数据。
一般会有多个通道的数据放在一个group中以共享PLL 资源，每个通道仍然是相互独立工作的。
SerDes需要参考时钟(Reference Clock)，一般也是差分的形式以降低噪声。
接收端Rx 和发送端Tx的参考时钟可以允许几百个ppm的频差(plesio-synchronous system)，也可以是同频的时钟，但是对相位差没有要求。
作个简单的比较，一个SerDes通道(channel)使用4个引脚(Tx+/-,Rx+/-), 目前的FPGA可以做到高达28Gbps。
而一个16bits的DDR3-1600的线速率为1.6Gbps*16 = 25Gbps,却需要50个引脚。
此对比可以看出SerDes在传输带宽上的优势。
相比源同步接口，SerDes的主要特点包括:SerDes在数据线中时钟内嵌,不需要传送时钟信号。
SerDes通过加重/均衡技术可以实现高速长距离传输，如背板。
SerDes 使用了较少的芯片引脚1.3 中间类型也存在一些介于SerDes和并行接口之间的接口类型，相对源同步接口而言，这些中间类型的接口也使用串行器(Serializer)解串器(Deserializer)，同时也传送用于同步的时钟信号。
这类接口如视频显示接口7:1 LVDS等。
二、SerDes结构(architecture)SerDes的主要构成可以分为三部分，PLL模块，发送模块Tx，接收模块Rx。
为了方便维护和测试，还会包括控制和状态寄存器，环回测试，PRBS测试等功能。
见图2.1。
Figure 2.1 Basic Blocks of a typical SerDes图中蓝色背景子模块为PCS层，是标准的可综合CMOS数字逻辑，可以硬逻辑实现，也可以使用FPGA软逻辑实现，相对比较容易被理解。
褐色背景的子模块是PMA层，是数模混合CML/CMOS电路，是理解SerDes区别于并行接口的关键，也是本文要讨论的内容。
发送方向(Tx)信号的流向: FPGA软逻辑(fabric)送过来的并行信号，通过接口FIFO(Interface FIFO)，送给8B/10B编码器(8B/10B encoder)或扰码器(scambler)，以避免数据含有过长连零或者连1。
之后送给串行器(Serializer)进行并->串转换。
串行数据经过均衡器(equalizer)调理，有驱动器(driver)发送出去。
接收方向(Rx)信号的流向, 外部串行信号由线性均衡器(Linear Equalizer)或DFE (Decision Feedback Equalizer判决反馈均衡)结构均衡器调理，去除一部分确定性抖动(Deterministic jitter)。
CDR从数据中恢复出采样时钟，经解串器变为对齐的并行信号。
8B/10B解码器(8B/10B decoder)或解扰器(de-scambler)完成解码或者解扰。
如果是异步时钟系统(plesio-synchronous system)，在用户FIFO之前还应该有弹性FIFO来补偿频差。
补充：均衡器在通信系统的基带或中频部分插入的，能够减少码间干扰，起到补偿作用的滤波器。
分为频域均衡器和时域均衡器。
频域均衡器频域均衡器利用可调滤波器的频率特性来弥补实际信道的幅频特性和群延时特性，使包括均衡器在内的整个系统的总频率特性满足无码间干扰传输条件。
时域均衡器时域均衡器是直接从时间响应角度考虑，使包括均衡器在内的整个传输系统的冲激响应满足无码间干扰条件。
频域均衡满足奈奎斯特整形定理的要求，仅在判决点满足无码间干扰的条件相对宽松一些。
所以，在数字通信中一般时域均衡器使用较多。
时域均衡器可以分两大类：线性均衡器和非线性均衡器。
如果接收机中判决的结果经过反馈用于均衡器的参数调整，则为非线性均衡器；反之，则为线性均衡器。
在线性均衡器中，最常用的均衡器结构是线性横向均衡器，它由若干个抽头延迟线组成，延时时间间隔等于码元间隔。
非线性均衡器的种类较多，包括判决反馈均衡器(DFE)、最大似然(ML)符号检测器和最大似然序列估计等。
PLL负责产生SerDes各个模块所需要的时钟信号,并管理这些时钟之间的相位关系。
以图中线速率10Gbps为例,参考时钟频率250MHz。
Serializer/Deserializer至少需要5GHz 0相位时钟和5GHz 90度相位时钟，1GHz(10bit并行)/1.25GHz(8bit并行)时钟等。
一个SerDes通常还要具调试能力。
例如伪随机码流产生和比对，各种环回测试，控制状态寄存器以及访问接口，LOS检测, 眼图测试等。
2.1串行器解串器(Serializer/Deserializer)串行器Serializer把并行信号转化为串行信号。
Deserializer把串行信号转化为并行信号。
一般地，并行信号为8 /10bit或者16/20bit宽度，串行信号为1bit宽度(也可以分阶段串行化，如8bit->4bit->2bit->equalizer->1bit以降低equalizer的工作频率)。
采用扰码(scrambled)的协议如SDH/SONET, SMPTE SDI使用8/16bit的并行宽度，采用8B/10B编码的协议如PCIExpress,GbE 使用10bits/20bits宽度。
一个4:1的串行器如图xxx所示。
8:1或16:1的串行器采用类似的实现。
实现时，为了降低均衡器的工作频率，串行器会先把并行数据变为2bits，送给均衡器equalizer滤波，最后一步再作2:1串行化，本文后面部分都按1bit串行信号解释。
一个1:4的解串器如图2.3所示，8:1或16:1的解串器采用类似的实现。
实现时，为了降低均衡器(DFE based Equalizer)的工作频率，DFE工作在DDR模式下，解串器的输入是2bit 或者更宽，本文后面部分都按1bit串行信号解释。
Serializer/Deserializer的实现采用双沿(DDR)的工作方式，利用面积换速度的策略，降低了电路中高频率电路的比例，从而降低了电路的噪声。
接收方向除了Deserializer之外，一般带有还有对齐功能逻辑(Aligner)。
相对SerDes发送端，SerDes接收端起始工作的时刻是任意的，接收器正确接收的第一个bit可能是发送并行数据的任意bit位置。
因此需要对齐逻辑来判断从什么bit位置开始，以组成正确的并行数据。
对齐逻辑通过在串行数据流中搜索特征码字(Alignment Code)来决定串并转换的起始位置。
比如8B/10B编码的协议通常用K28.5(正码10’b1110000011，负码10’b0001111100)来作为对齐字。