卷积码的译码
213卷积码编码和译码
No.15 (2,1,3)卷积码的编码及译码摘要：本报告对于（2,1,3）卷积码原理部分的论述主要参照啜刚教材和课件，编程仿真部分绝对原创，所有的程序都是在Codeblocks 8.02环境下用C语言编写的，编译运行都正常。
完成了卷积码的编码程序，译码程序，因为对于短于3组的卷积码，即2 bit或4 bit纠错是没有意义的，所以对正确的短序列直接译码，对长序列纠错后译码，都能得到正确的译码结果。
含仿真结果和程序源代码。
如果您不使用Codeblocks运行程序，则可能不支持中文输出显示，但是所有的数码输出都是正确的。
一、 卷积码编码原理卷积码编码器对输入的数据流每次1bit 或k bit 进行编码，输出n bit 编码符号。
但是输出的分支码字的每个码元不仅于此时可输入的k 个嘻嘻有关，业余前m 个连续式可输入的信息有关，因此编码器应包含m 级寄存器以记录这些信息。
通常卷积码表示为 (n,k,m). 编码率 k r n=当k=1时，卷积码编码器的结构包括一个由m 个串接的寄存器构成的移位寄存器（成为m 级移位寄存器、n 个连接到指定寄存器的模二加法器以及把模二加法器的输出转化为穿行的转换开关。
本报告所讲的（2,1,3）卷积码是最简单的卷积码。
就是2n =，1k =，3m =的卷积码。
每次输入1 bit 输入信息，经过3级移位寄存器，2个连接到指定寄存器的模二加法器，并把加法器输出转化为串行输出。
编码器如题所示。
二、卷积码编码器程序仿真 C 语言编写的仿真程序。
为了简单起见，这里仅仅提供数组长度30 bit 的仿真程序，当然如果需要可以修改数组大小。
为了更精练的实现算法，程序输入模块没有提供非法字符处理过程，如果需要也可以增加相应的功能。
进入程序后，先提示输入数据的长度，请用户输入int （整型数）程序默认用户输入的数据小于30，然后提示输入01数码，读入数码存储与input 数组中，然后运算输出卷积码。
实验九-(2-1-5)卷积码编码译码技术
实验九 (2,1,5）卷积码编码译码技术一、实验目的1、掌握(2,1,5）卷积码编码译码技术2、了解纠错编码原理。
二、实验内容1、(2,1,5）卷积码编码。
2、(2,1,5）卷积码译码。
三、预备知识1、纠错编码原理。
2、(2,1,5）卷积码的工作原理。
四、实验原理/卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。
通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。
若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。
卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。
与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。
卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。
在编码器复杂性相同的情况下，卷积码的性能优于分组码。
编码器随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。
因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“”。
译码方法⒈代数代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。
卷积码译码
两边取对数后为：
h m 1
1
N 1 l 0
000
时间单元
（b）
个不同路径通过网格图，对应着 2
1
S0
4
000
S0
5
000
S0
6
000
S0
7
K*
个码字。
l 0
P (rl | v l ) P ( rl | vl )
（5.2）
2
Copyright by 周武旸
u (u0 , u1 u K
* 1，
) v (v0 , v1 v N 1 ) ， r (r0 , r1 rN 1 ) ，译码器对接收到的序列 r 进
ˆ 。在离散无记忆信道情况下，最大似然译码器是按照最大化对数 行处理，得到 v 的估计 v
ˆ 的准则。因为对于 DMC， 似然函数 log P (r | v ) 作为选择 v
0
10 1
1
1
1
1
S2
01 1 1
S2
01 1
111
111
111
S0
0
000
S0
1
000
S0
2
000
S0
3
111
图 5.1 （a） （3，1，2）编码器 （b）网格图（h＝5） 假定信息序列长度为 h＝5，则网格图包含有 h＋m＋1＝8 个时间单元，用 0 到 h＋m＝ 7 来标识，如图 5.1（b）所示。假设编码器总是从全 0 态 S0 开始，又回到全 0 态，前 m＝2 个时间单元对应于编码器开始从 S0“启程” ，最后 m＝2 个时间单元对应于向 S0 “返航” 。 从图中我们也可以看到，在前 m 个时间单元或最后 m 个时间单元，并不是所有状态都会出 现，但在网格图的中央部分，在每个时间单元都会包含所有状态，且在每个状态都有 2k＝2 个分支离开和到达。离开每个状态的上面分支表示输入比特为 1（即 ui＝1，i 表示第 i 个时 间单元） ，下面的分支表示输入比特为 0。每个分支的输出 vi 由 n 个比特组成，共有 2h＝32 个码字，每个码字都可用网格图中的唯一路径表示，码字长度 N＝n(h＋m)＝21。例如当信 息序列为 u＝（11101）时，对应的码字如图 5.1（b）中红线所示，v＝（111，010，001， 110，100，101，011） 。在一般的（n，k，v）编码器情况下，信息序列长度 K*=kh，离开和 进入每个状态都有 2k 个分支，有 2
213卷积码编码和译码
(2,1,3)卷积码的编码及译码摘要：￥本报告对于（2,1,3）卷积码原理部分的论述主要参照啜刚教材和课件，编程仿真部分绝对原创，所有的程序都是在Codeblocks 环境下用C语言编写的，编译运行都正常。
完成了卷积码的编码程序，译码程序，因为对于短于3组的卷积码，即2 bit或4 bit纠错是没有意义的，所以对正确的短序列直接译码，对长序列纠错后译码，都能得到正确的译码结果。
含仿真结果和程序源代码。
如果您不使用Codeblocks运行程序，则可能不支持中文输出显示，但是所有的数码输出都是正确的。
一、 卷积码编码原理卷积码编码器对输入的数据流每次1bit 或k bit 进行编码，输出n bit 编码符号。
但是输出的分支码字的每个码元不仅于此时可输入的k 个嘻嘻有关，业余前m 个连续式可输入的信息有关，因此编码器应包含m 级寄存器以记录这些信息。
通常卷积码表示为 (n,k,m). 编码率 k r n=(当k=1时，卷积码编码器的结构包括一个由m 个串接的寄存器构成的移位寄存器（成为m 级移位寄存器、n 个连接到指定寄存器的模二加法器以及把模二加法器的输出转化为穿行的转换开关。
本报告所讲的（2,1,3）卷积码是最简单的卷积码。
就是2n =，1k =，3m =的卷积码。
每次输入1 bit 输入信息，经过3级移位寄存器，2个连接到指定寄存器的模二加法器，并把加法器输出转化为串行输出。
编码器如题所示。
二、卷积码编码器程序仿真 C 语言编写的仿真程序。
为了简单起见，这里仅仅提供数组长度30 bit 的仿真程序，当然如果需要可以修改数组大小。
为了更精练的实现算法，程序输入模块没有提供非法字符处理过程，如果需要也可以增加相应的功能。
进入程序后，先提示输入数据的长度，请用户输入int （整型数）程序默认用户输入的数据小于30，然后提示输入01数码，读入数码存储与input 数组中，然后运算输出卷积码。
经过实验仿真，编码完全正确。
实验九 (2,1,5)卷积码编码译码技术
实验九 (2,1,5）卷积码编码译码技术一、实验目的1、掌握(2,1,5）卷积码编码译码技术2、了解纠错编码原理。
二、实验内容1、(2,1,5）卷积码编码。
2、(2,1,5）卷积码译码。
三、预备知识1、纠错编码原理。
2、(2,1,5）卷积码的工作原理。
四、实验原理卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。
通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。
若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。
卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。
与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。
卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。
在编码器复杂性相同的情况下，卷积码的性能优于分组码。
编码器随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。
因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。
译码方法⒈代数代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。
卷积编译码
实验四：卷积编/译码一．实验目的1．学习卷积编码的方法与码字测量。
2．学习维特比译码方法及译码的测量。
3．观察卷积码的纠错能力。
二．实验仪器1．RZ8621D实验箱一台2．20MHZ双踪示波器一台三．实验电路连接及测量点说明图7-1 用单片机AT89C2051进行卷积编码电路图图7-2 用单片机AT89C2051进行维特比译码电路图差错控制编码的方法很多，卷积码是一种既能纠随机错，又能纠实发错的编码，在同样的传输速率和设备复杂的条件下，性能较优良的一种编码。
卷积码常采用维特比软判决译码，具有较好的纠错功能。
本实验为卷积码的编译码，它是由一片AT80C2051芯片用软件编程方法实现。
其编译码电路框图如下：图中各主要测量点说明如下：TP401—源码序列TP402—卷积码序列TP403—加错或不加错卷积码序列(模拟信道的传输)TP405—卷积码译码输出序列四．实验步骤及内容（一）卷积码编码1．拨线开关介绍。
用拨动开关SW401设置输入信息。
开关拨动至上面为1，下面为0。
拨动开关共9位，左起1-8位为信息位，第九位为状态位。
第九位为“1”表示无错误，第九位为“0”表示有错误。
2．信息码设置。
如上所述，信息码设置共8位，由SW401开关位置决定，例如设置信息为DCH则八位码为1101 1100。
3．信息码观察。
为了示波器上能看到周期性的信息码和编出的卷积码，本机规定在信息位第一位前加一个“1”，在末位加两个“0”。
因此信息码序列变成1 1101 110000，我们称它们为源码序列。
将示波器1通道探头接于TP401（DTAT3），便可看到该序列波形。
4．卷积编码序列手工编码。
根据源码序列和（2.1.3）卷积码编码规秩，写出卷积码编码序列。
上述源码序列的卷积码为1101 1001 0001 1001 110000。
5．无错卷积码编码序列观察。
将拨动开关第九位（状态位）置于“1”表示无错码。
示波器1通道探头接至TP402（DATA1），2通道探头接至TP403（DATA2），观察示波器上显示的波形，看看它是否与上述卷积编码的码型一致。
实验二--卷积码编码及译码实验
实验二--卷积码编码及译码实验实验二卷积码编码及译码实验一、实验目的通过本实验掌握卷积编码的特性、产生原理及方法，卷积码的译码方法，尤其是维特比译码的原理、过程、特性及其实现方法。
二、实验内容1、观察NRZ基带信号及其卷积编码信号。
2、观察帧同步信号的生成及巴克码的特性。
3、观察卷积编码信号打孔及码速率匹配方法。
4、观察接收端帧同步过程及帧同步信号。
5、观察译码结果并深入理解维特比译码的过程。
6、观察随机差错及突发差错对卷积译码的影响。
三、基本原理1、卷积码编码卷积码是一种纠错编码，它将输入的k个信息比特编成n个比特输出，特别适合以串行形式进行传输，时延小。
卷积码编码器的形式如图17-1所示，它包括：一个由N段组成的输入移位寄存器，每段有k 段，共Nk 个寄存器；一组n 个模2和相加器；一个由n 级组成的输出移位寄存器,对应于每段k 个比特的输入序列,输出n 个比特。
12…k 12…k …12…k12…n 卷积码输出序列信息比特一次移入k 个Nk 级移位寄存器…图17-1 卷积编码器的一般形式由图17-1可以看到，n 个输出比特不仅与当前的k 个输入信息有关,还与前（N -1）k 个信息有关。
通常将N 称为约束长度（有的书中也把约束长度定为nN 或N -1）。
常把卷积码记为：（n 、k 、N ），当k =1时，N -1就是寄存器的个数。
编码效率定义为：/c R k n (17-1)卷积码的表示方法有图解表示法和解析表示法两种：解析法，它可以用数学公式直接表达，包括离散卷积法、生成矩阵法、码生成多项式法；图解表示法，包括树状图、网络图和状态图（最的图形表达形式）三种。
一般情况下，解析表示法比较适合于描述编码过程，而图形法比较适合于描述译码。
（1）图解表示法（2）解析法下面以（2，1，3）卷积编码器为例详细讲述卷积码的产生原理和表示方法。
（2，1，3）卷积码的约束长度为3，编码速率为1/2，编码器的结构如图17-2所示。
卷积码的编码和译码
卷积码是一种纠错编码技术，通常用于无线通信和数字通信系统中，以提高数据传输的可靠性。
卷积码的编码和译码是两个关键步骤，下面分别介绍这两个步骤：**编码：**1. **选择卷积码的参数：** 在编码之前，您需要确定卷积码的参数，包括约束长度（constraint length）、生成多项式（generator polynomial）和码率（code rate）。
这些参数将决定编码器的结构和性能。
2. **构建编码器：** 卷积码编码器通常是一个有限状态自动机（Finite State Machine，FSM）。
根据所选的生成多项式，配置编码器的状态转移图。
编码器的输入是要编码的数据位，输出是编码后的码字。
3. **编码操作：** 对每个输入位进行编码操作。
编码器的状态会根据输入位的不同而变化，从而生成不同的编码输出。
通常，每个输入位都会产生多个输出位，这是卷积码的特点之一。
4. **输出码字：** 编码器将生成的码字传送出来，以便传输或存储。
**译码：**1. **构建译码器：** 卷积码的译码器通常是使用一种称为Viterbi算法的最大似然译码方法来实现的。
译码器需要与编码器具有相同的约束长度和生成多项式。
2. **接收和测量：** 译码器接收传输的码字，并测量接收到的码字与每个可能的发送码字之间的距离或差异。
这些度量值用于决定哪个发送码字最有可能是原始数据。
3. **路径追踪：** Viterbi算法使用路径追踪技术来跟踪可能的状态序列，并根据度量值来选择最有可能的路径。
这个过程可以看作是在状态图上搜索最佳路径的过程。
4. **译码操作：** 根据最佳路径上的状态序列，译码器重建原始数据位。
这些数据位就是译码器的输出。
卷积码的译码是一种计算密集型的过程，通常需要高效的硬件支持，特别是在高速通信系统中。
Viterbi算法是一种复杂的算法，但它在纠错性能方面非常出色，可以大大提高数据传输的可靠性。
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R2=111 R3=011 000(3) 000(2) PM2(0)=5 001(1) 111(0) 111(1) 111(1) 状态1 PM0(1)= PM1(1)= PM2(1)=2 110(2) 状态2 PM0(2)= 状态3 PM0(3)= PM10,000,000 S2(1)=000,000,111,011 S2(2)=000,000,000,111 S2(3)=000,000,111,100
S3(0)=000,111,011,001 ● S3(1)= 000,000,111,011 S3(2)=000,111,011,110 S3(3)=000,000,111,100
PM3(0)=3 PM3(1)=2 (最似然)
PM1(3)=
011(0) 010(1) PM2(2)= 2 PM3(2)=4 100(3) 100(2) 101(2) PM2(3)= 3 PM3(3)=5
图5-22 l=3时的BM l (i,j却是单调的，大者取对数 后仍为大，比大小时相对关系不变。因此 Max[P(R/ Cj)]与Max{log[P(R / Cj)]}是一致的，我 们称后者为对数似然函数。如果说序列的似然函 数是各码字似然函数之积，那么序列的对数似然 函数等于组成该序然译码
卷积码的最大似然译码与分组码的最大似然译码在 原理上是一样的，但实现方法上略有不同。主要区别 在于：分组码是孤立地求解单个码组的相似度，而卷 积码是求码字序列之间的相似度。 设发码序列C=(C0, C1,…, Cl,…) (网格图上连续路径） 收码序列R=(R0, R 1,…, R l,…) （断断续续） 译码估值序列Ĉ∈{ Cj },Cj=(Cj0,Cj1,…Cjl,…)，j= (1,2…) 将所有可能的Cj 与R 作比较(计算距离)， 选出其中 “最佳”的那个序列作为译码序列Ĉ 。 所谓“最佳”是指具有最大后验条件概率
l l log[ P ( R / C log[P(R / Cj)的码字的个数，log[P( Rl / Clj )]是第l个 发送码字与接收码字的对数似然度，又等于组成 第l码字的n个码元的对数似然度之和：
log[P( R / C )] =
l
l j
卷积码概率译码的基本思路是：以断续的接收码 流为基础，逐个计算它与其它所有可能出现的、 连续的网格图路径的距离，选出其中可能性（概 率）最大的一条作为译码估值输出。概率最大在 大多数场合可解释为距离最小，这种最小距离译 码体现的正是最大似然的准则。下一节我们将证 明：在二进制硬判决译码情况下，最大似然就是 最小汉明距离；而在二维调制（ PSK 、 QAM ） 和软判决情况下， 最小距离一般是指最小欧氏 （信道）的维特比译码
例5.6二进制(3,1,2)卷积码网格图如图5-21。 设发码序列是C=(000,111,011,001,000,000,…), 收码序列是R=(110,111,011,001,000,000,…法是维特比 (VB) 算法 (Viterbi,1967) 。小村 (Omura ， 1969) 两年后指出： 维特比算法等价于在一个加权图上求取最短路径。 1973年福尼(Forney)最终证明了维特比算法实质上 就是卷积码的最大似然译码。后来Forney又指出， 维特比算法不但可用于卷积码译码，也可用于带宽 有限、存在严重码间干扰的信道的信号接收，因为 码间干扰可看成是由于信道记忆造成的，这种记忆 类似于卷积编码器中的寄存器，因而采用维特比算 法可以实现信号的最大似然接收。由于最优的特性 和相对适中的复杂度，维特比算法在 L10 的卷积 码译码中已成为首选、最普遍采用的算法。
li li log P ( R / C j ) i 0
最大的那个序列选为 译码估值序列Ĉ Ĉ = Max
j l l log[ P ( R / C j )] l 1 L
(5-38)
序列的似然度与序列长度L有关。如果我们把 码组似然度 (5-37 式 ) 称作分支量度 (BM － branch metric)，把序列的累积似然度log[P(R / Cj)]称为路 径量度 (PM － path metric)，那么在同样序列长度 下（此长度L应足够大），具有最大路径量度的那 个序列应选作为译码估值序列Ĉ 输出。
P(C / R ) max [ P(C 模型一般只告知先验的转移概率，因此必须 通过贝叶斯公式找出先、后验两种概率间关 P(C j ) P( R / C j ) (5-35) P(C j / R) P( R ) 这里P(R/Cj)是发送码字序列Cj而得到接收序列R的 概率，也称似然度。当各可能序列等概发送时， P(Cj) 是常数；当信道对称时， P(R) 是常数。这时 Max[P(Cj/R)]与Max[P(R / Cj)]等价，最大似然译码 也就是最佳译码。 似然度是以“积”的形式（联合概率)积累的, 这 不利于简化运算。如希望似然度能以“和”的形 式积累，可用的方法之一就是取对数。