AltiumDesigner设计报错问题总结
AltiumDesigner设计报错问题总结
Altium Desig ner设计报错问题总结在编译原理图时，引脚和连线旁边出现很多红线，提示erro r：signal withn odriv er。
原理图没有加入到Pro ject里。
第一次导入没问题，但是改了个元件的封装，在更新一下（Design—Update SCH），点击导入时出现Unko wnPin。
解决方案一：把第一张PC B删掉，新建一个PC B再倒入。
解决方案二：把改过的元件在PCB中删除，再倒入。
以上问题本应该是没问题的，但是可能是我们使用的盗版软件的原因。
用altiu mdesi gner画完图编译后，出现几百警告，几乎的所有的都是Offgridp in 画的图在项目中去编译，的不能编译，如果文件不在项目中的话，就会出现你说的不在网络的提示。
你的元件没有在原理图上真正形成电气上的连接。
你的元件库没有被软件别。
没有你建一个项目文件，把你的原理图放在里去做编译，这样就不会出错了。
是因为你原理图中的元件引脚尺寸和你设置的栅格尺寸不对应，导致系统无法识别而报错，引脚长度尺寸必需设置成栅格尺寸的整数倍！！！你把你做的原理图元件重新再画一遍，再编译，问题解决！！!双面板应该都有哪些La yer?B ottom Layer底层铜皮，双面板必须要T opLay er顶层铜皮，双面板必须要T opOve rLaye r顶层丝印，一般需要，也有节约成本不做的。
B ottom OverL ayer底层丝印，一般不需要，底层放原件的话，也可以加。
T op/Bottom Solde rmask顶层底层阻焊层，就是“绿油”，一般需要，也有节约成本不做的。
M echin ical1/4机械层1/4，板边以及板内开槽，1无金属化，4有金属化。
Altiumdesigner规则检查常出的问题汇总
Altium desig ner 规则检查常出的问题汇总1.Rule Violations Count违反数2.Short-Circuit Constraint (Allowed=No) (AII),(AII)短路约束二不允许)(全部),(全部)3.Un-Routed Net Constraint ( (All) ) 26Un-Routed净约束(所有)26岁4.Clearanee Constraint (Gap=9mil) (All),(All)间隙约束(间隙=9 mil)(全部),(全部)5.Power Plane Connect Rule(Relief Connect )(Expansion=20mil) (ConductorWidth=10mil) (Air Gap =10mil) (Entries=4) (All)功率平面连接规则(救济连接)(扩展=20 mil)(导体宽=10 mil)(气隙=10 mil)(条目= 4)(全部)06.Width Constraint (Min=8mil) (Max=20mil) (Preferred=15mil) (All)宽度约束(Min = 8 mil)( Max= 20 mil)( 优先15例mil)(全部)问题应该出在你设置和实际的冲突，你的Protel所设置的最小线宽是25mil，最大线宽也是25mil，默认线宽还是25mil，这本没错，但可能是你的某根GN线不是25mil ,或者你用了覆铜，而覆铜的线条(Track Width)也不是25mil，所以才出错！建议在Design的Rule里设置一下Width Constraint 的最大和最小线宽，调整到合适范围，就不会报错了。
7.Height Constraint (Min=0mil) (Max=1000mil) (Prefered=500mil) (All)高度约束(Min = 0 mil)( Max = 1000 mil)( 优先=500 mil)( 全部)8.Hole Size Constraint (Min=1mil) (Max=150mil) (All)孔尺寸约束(Min = 1 mil)( Max = 150 mil)( 全部)修改尺寸，设计孔大于你设置的规则的值9.Hole To Hole Clearanee (Gap=6mil) (AII),(AII)洞孔间隙(间隙=6 mil)(全部),(全部)引脚安全间距问题，一般是封装的问题，如果确定封装没问题，这个错误基本你可以忽略。
altiumdesigner常见错误及处理
altiumdesigner常见错误及处理电⽓检测时出现Hole Size Constraint (Min=1mil) (Max=100mil) (All)怎么处理最佳答案导致出现这个错误的原因就是由于你的PCB中钻孔的尺⼨与PCB规则中的设定尺⼨冲突。
解决⽅法有两个：1）更改规则检查内容，不再上报钻孔尺⼨错误冲突。
具体⽅法就是：快捷键 T D 打开规则检查窗⼝，在Rules To Check中，将Hole Size后⾯两个框内的勾去掉，这样就不会再报此类错误。
2）更新钻孔尺⼨规则，让你的钻孔正常化。
具体⽅法是：快捷键 D R 打开规则编辑窗⼝，在Design Rules内找到 Hole Siz e 并双击打开进⾏规则编辑；将最⼤值和最⼩值更改为包含你的PCB上钻孔的最⼤尺⼨和最⼩尺⼨后即可。
un-routed net constraint ( (all) )错误T+D,⼯具⾥⾯的设计规则检查ALTIUM DESIGNER 导⼊PCB时提⽰some nets were not able to matched.Try to match these manualy?具体解决⽅案如下：解决⽅案1：然后新建⼀个PCB⽂件，再次更新的时候就会出现这个问题。
发表⼀下个⼈意见，然后你有更改过原理图的某些⽹络。
你原先更新过⼀次PCB，可以将⼯程中的PCB⽂件删除，在确认封装等没有问题的情况下，再UPDATE PCB DOCUMENT就⾏了兄弟我也是⽤AD6的，是个菜鸟解决⽅案2：刚刚试了⼀下，再UPDATE PCB DOCUMENT就⾏了慢慢摸索吧，有些问题很难说请，可以将⼯程中的PCB⽂件删除，然后新建⼀个PCB⽂件，在确认封装等没有问题的情况下silk to silk (clearance=10mil)报错Altium Designer PCB中显⽰SilkToSilkClearance和Silkscreen ComponentPad Clea rance的距离怎么取消？例如字符间距设置的是0.254mm，PCB 字符之间就会出现<0.254mm这样的⽩⾊字。
ProtelDXP错误总结
ProtelDXP错误总结1、画原理图时，电源部分中，整流桥之前的交流输入怎么画？用贝赛尔曲线：2、如果我一次性没做完，下次又再另一台电脑上接着做的，储存的文件名又不一样，能不能有什么好的方法能让我借用上次的封装库，不让我在电路上重新一个一个的相关联.3、首先我要感谢老师给我的机会让我能把在制版中遇到的问题提出来,我的问题是我在画原理图的过程中,当在我自己的库和软件自带的库中找不到我需要的元气件,我就到老师给的田老师的那两个库去找,但是我把我自己的工程所有的保存了之后打开老师给的那两个库,点了YES后发现我自己的工程不见了,并且库里的六个文件只能出来一个显示在PROJECT上,我只有到FILE里面去找,很麻烦,不知道别人遇到过这种问题没有?有没有解决的办法?谢谢老师了,呵呵.让ProtelDXP中一定要有你的库文件。
4、要做一个三位数码管，用一个方框表示三个数码管和用三个数码管集成一个有区别吗？如图：一个三位：用三个一位集成一个三位：用三个集成一个时，就如做TL084一样，一个芯片里有四个放大器，用三个一位数码管集成一个时，a~dp是公用的引脚，1~3是位选。
这两种方法有没有区别？注意相同部分管脚的连接要一致；5、PCB原理图中器件太多，怎么样找到自己想要的器件？JC ：jump to compent.PCB中的过滤器原理图中的NavigateCTRL + F6、电阻、电容的封装有好多种，它们有什么区别？封装对应的是实际器件，不同的封装是为了满足不同的实际需要，成本，体积，质量等。
7、当我们修改有一个元器件的封装后，但由于该类元器件较多，不想一个一个删除，再添加，该怎么办？更新，8、怎样查找同类元器件？9、怎样布铜？Place\polygon plane;10、当PCB界面小了，怎样扩大它的界面？Design\Board shape\Redefine Board shape11、如何封装六位数码管？查资料，根据管脚间距、管脚数量、管脚直径做封装；12、如何在DXP中彻底删除一个工程？工程上点右键结束工程；13、不是很清楚层的意义，特别是铺铜的时候，在哪一层铺什么线的铜，是不是有严格的规定？搞清楚TOP，BOTTOM，TOP overly，BOTTOM overly，keepout等14、如何给画好的八个数码管为一体的原理图做一个封装？同上11题；15、如何把“Free document”中的内容添加到自己已建的工程中？拖动或添加到工程；16、怎么把PCB版中的电容的体积缩小一些？更改封装；17、问：内层有一层是GND、一层是VCC，那在顶层或底层是否有必要给VCC覆铜？我们平常的双层板是没有内层的；四层板的化，有VCC和GND内层;18、我们电路板上的电源是由电源电路的交流电源稳压过来的直流电压，但在连图时却不知道该将它作为输出还是直接由电压标志表示。
AltiumDesigner（DXP）错误提示解释
AltiumDesigne r (DXP) 错误提示解释最近设计不少电路，遇到一些编译错误。
有一些陌生的英文看起来不是很理解。
收集一下这些错误的中英对译，需要的时候来这里查询。
Ⅰ.Error Reporti ng 错误报告A：Violati ons Associa ted with Buses 有关总线电气错误的各类型（共12项）◆bus indices out of range 总线分支索引超出范围◆Bus range syntaxerrors总线范围的语法错误◆Illegal bus range values非法的总线范围值◆Illegal bus definit ions 定义的总线非法◆Mismatc hed bus label orderin g 总线分支网络标号错误排序◆Mismatc hed bus/wire objecton wire/bus 总线/导线错误的连接导线/总线◆Mismatc hed bus widths总线宽度错误◆Mismatc hed bus section index orderin g 总线范围值表达错误◆Mismatc hed electri cal types on bus 总线上错误的电气类型◆Mismatc hed generic s on bus (first index) 总线范围值的首位错误◆Mismatc hed generic s on bus (secondindex) 总线范围值末位错误◆Mixed generic s and numeric bus labelin g 总线命名规则错误B：Violati ons Associa ted Compone nts 有关元件符号电气错误（共20项）◆Compone nt Impleme ntatio ns with duplica te pins usage 元件管脚在原理图中重复被使用◆Compone nt Impleme ntatio ns with invalid pin mapping s 元件管脚在应用中和PCB封装中的焊盘不符◆Compone nt Impleme ntatio ns with missing pins in sequenc e 元件管脚的序号出现序号丢失◆Compone nt contani ng duplica te sub-parts 元件中出现了重复的子部分◆Compone nt with duplica te Impleme ntatio ns 元件被重复使用◆Compone nt with duplica te pins 元件中有重复的管脚◆Duplica te compone nt models一个元件被定义多种重复模型◆Duplica te part designa tors 元件中出现标示号重复的部分◆Errorsin compone nt model paramet ers 元件模型中出现错误的的参数◆Extra pin found in compone nt display mode 多余的管脚在元件上显示◆Mismatc hed hiddenpin compone nt 元件隐藏管脚的连接不匹配◆Mismatc hed pin visibil ity 管脚的可视性不匹配◆Missing compone nt model paramet ers 元件模型参数丢失◆Missing compone nt models元件模型丢失◆Missing compone nt modelsin model files 元件模型不能在模型文件中找到◆Missing pin found in compone nt display mode 不见的管脚在元件上显示◆Modelsfound in differe nt model locatio ns 元件模型在未知的路径中找到◆Sheet symbolwith duplica te entries方框电路图中出现重复的端口◆Un-designa ted parts requiri ng annotat ion 未标记的部分需要自动标号◆Unusedsub-part in compone nt 元件中某个部分未使用C：violati ons associa ted with documen t 相关的文档电气错误（共10项）◆conflic ting constra ints 约束不一致的◆duplica te sheet symbolname 层次原理图中使用了重复的方框电路图◆duplica te sheet numbers重复的原理图图纸序号◆missing child sheet for sheet symbol方框图没有对应的子电路图◆missing configu ration target缺少配置对象◆missing sub-project sheet for compone nt 元件丢失子项目◆multipl e configu ration targets无效的配置对象◆multipl e top-level documen t 无效的顶层文件◆port not linkedto parentsheet symbol子原理图中的端口没有对应到总原理图上的端口◆sheet enter not linkedto child sheet 方框电路图上的端口在对应子原理图中没有对应端口D：violati ons associa ted with nets 有关网络电气错误（共19项）◆addinghiddennet to sheet 原理图中出现隐藏网络◆addingitems from hiddennet to net 在隐藏网络中添加对象到已有网络中◆auto-assigne d ports to devicepins 自动分配端口到设备引脚◆duplica te nets 原理图中出现重名的网络◆floatin g net labels原理图中有悬空的网络标签◆globalpower-objects scope changes全局的电源符号错误◆net paramet ers with no name 网络属性中缺少名称◆net paramet ers with no value 网络属性中缺少赋值◆nets contain ing floatin g input pins 网络包括悬空的输入引脚◆nets with multipl e names 同一个网络被附加多个网络名◆nets with no driving source网络中没有驱动◆nets with only one pin 网络只连接一个引脚◆nets with possibl e connect ion problem s 网络可能有连接上的错误◆signals with multipl e drivers重复的驱动信号◆sheetscontain ing duplica te ports 原理图中包含重复的端口◆signals with load 信号无负载◆signals with drivers信号无驱动◆unconne cted objects in net 网络中的元件出现未连接对象◆unconne cted wires 原理图中有没连接的导线E：Violati ons associa ted with others有关原理图的各种类型的错误(3项)◆No Error 无错误◆Objectnot complet ely withinsheet boundar ies 原理图中的对象超出了图纸边框◆Off-grid object原理图中的对象不在格点位置F：Violati ons associa ted with paramet ers 有关参数错误的各种类型◆same paramet er contain ing differe nt types 相同的参数出现在不同的模型中◆same paramet er contain ing differe nt values相同的参数出现了不同的取值Ⅱ.Compara tor 规则比较A：Differe nces associa ted with compone nts 原理图和PCB上有关的不同(共16项) ◆Changed channel class nam e 通道类名称变化◆Changed compone nt class name 元件类名称变化◆Changed net class name 网络类名称变化◆Changed room definit ions 区域定义的变化◆Changed Rule 设计规则的变化◆Channel classes with extra members通道类出现了多余的成员◆Compone nt classes with extra members元件类出现了多余的成员◆Differe nce compone nt 元件出现不同的描述◆Differe nt designa tors 元件标示的改变◆Differe nt library referen ces 出现不同的元件参考库◆Differe nt types 出现不同的标准◆Differe nt footpri nts 元件封装的改变◆Extra channel classes多余的通道类◆Extra compone nt classes多余的元件类◆Extra compone nt 多余的元件◆Extra room definit ions 多余的区域定义B：Differe nces associa ted with nets 原理图和PCB上有关网络不同（共6项）◆Changed net name 网络名称出现改变◆Extra net classes出现多余的网络类◆Extra nets 出现多余的网络◆Extra pins in nets 网络中出现多余的管脚◆Extra rules 网络中出现多余的设计规则◆Net class with Extra members网络中出现多余的成员C：Differe nces associa ted with paramet ers 原理图和PCB上有关的参数不同（共3项）◆Changed paramet er types 改变参数类型◆Changed paramet er value 改变参数的取值◆Objectwith extra paramet er 对象出现多余的参数。
AltiumDesigner多个输出相连等问题报错解决方法
AltiumDesigner多个输出相连等问题报错解决方法问题：Altium Designer软件中，项目编译时，Message面板出现，如下错误：Net NetR121_1 contains multiple Output Pins;PC10 contains Output Port and Bidirectional Port objects;EXP_IO1 contains Output Sheet Entry and Bidirectional Sheet Entry objects;PC11 contains Input Port and Bidirectional Port objects解决方法：更改Error/Warning Connection Matrix的设置，从而使上述信息不再错误的形式出现。
具体操作，如下，Project ? Project Options，选择Connection Matrix标签，如下图所示从图中可以看出，Connection Matrix采用不同颜色来标注报告等级，红色表示Fatal Error；橙色表示Error；黄色表示Warning；绿色表示No Report。
利用行列交叉点，来控制相连的输入输出报告等级。
17行，17列，构成上三角矩阵。
改变Connection Matrix的设置，只需鼠标单击相应的交叉点颜色方块，即可改变颜色，从而改变报告等级。
也可以在标签页主区域，右键，在弹出的菜单中，快速设置矩阵中所有violation entries为特定的报告等级，或恢复默认设置，如下图所示。
这些报告等级，在项目编译时，出现在Message面板上。
恢复默认设置，也可以单击左下角的“Set T o Installation Defaults”。
Note：1）使用Project Options中的Error Reporting标签，指定与electrical and drafting violations相关的报告等级。
altium designer6.9遇到问题及总结
altium designer6.9遇到问题及总结问题现状描述:在PCB中布完线后，要将底层的布线和顶层的布线互换，如果实现？处理问题方法:1、把PCB切换到顶层，然后Edit / select / all on layer选择顶层。
2、Edit / selection memory-store ,选择1。
3、然后切换到底层，Edit / select / all on layer选择底层，然后Edit / selection memory-store ，选择2。
4、按F11用全局编辑把底层变为顶层，再Edit / selection memor y-recall，选择1，按F11用全局编辑把顶层变为底层，即可。
问题现状描述:altium designer 6.9 画的pcb，画好后想改线宽，怎样整体加粗啊？处理问题方法:右键，寻找相似属性，在线的那一栏选择same，这就选择好了所有的线，然后更改，选额左下角选择匹配，再更改就ok问题现状描述:altium designer怎么才能不经过原理图直接在空白pcb上加封装然后画线？处理问题方法:一、自己建立网表这种方法一般很少人用，要建立网表，得知道Altium网表的结构，那么就很好弄了；二、直接放元件，直接连接这种方法也是可以的，关键是在画线的时候把Online DRC关掉，就可以随意连线了，但是这种方法画的PCB如果出错了，系统是查不出来的，就看你自己了；三、在PCB里先写上网络名，再放入元件，再指定每个PIN的网络名Design==》Netlist==》Edit Nets在中间Nets In Class那一栏，点击下面的Add，再输入Net Name 点击OK，就把一个网络名建好了。
指定网络，双击元件的Pin在属性里就可以设置这个Pin的Net，这样就可以了。
这种方法的好处是，可以DRC。
四、当有别的格式的原理图时，就更好办了别的格式的原理图，一般都可以转成Alitum格式的，再导入PCB；如果不想转也可以导出Altium支持的网络表，用Altium打开网络表后，利用Show Differences 功能导入到PCB文件里。
altiumdesigner常见问题解答例
Altium Designer 是一款广泛应用于电子设计自动化领域的软件评台，它的使用涉及到许多复杂的技术和概念。
在实际操作中，使用者常常会遇到各种问题和疑惑，下面我将以从简到繁的方式，从多个角度为您解答 altiumdesigner 常见问题。
1. Altium Designer 是什么？Altium Designer 是一款电子设计自动化软件，它提供了完整的电路设计解决方案，包括原理图设计、PCB 设计、FPGA 开发等多个功能模块。
它的特点是集成度高、操作便捷、功能强大，被广泛应用于各种电子产品的设计和开发中。
2. 如何解决 Altium Designer 软件安装问题？在安装Altium Designer 软件时，有时会遇到各种问题，如安装失败、启动错误等。
这可能是由于系统环境不兼容、软件版本不匹配等原因造成的。
解决方法包括检查系统要求、更新最新版本、重新安装等步骤。
3. 如何绘制原理图和布局电路板？在 Altium Designer 中，绘制原理图和布局电路板是使用频率很高的功能。
对于新手来说，可以通过查阅官方文档、观看教学视频、参加培训课程等方式来学习。
在实际操作中，可以借助软件的快捷键和工具栏来简化操作流程，提高效率。
4. 如何处理 Altium Designer 中的元件库问题？在进行电路设计过程中，元件库是非常重要的一环，它直接影响到设计的准确性和效率。
当遇到元件库缺失、错误或不完整的情况时，可以通过手动添加元件、更新元件库、下载第三方元件库等方法来解决。
5. 如何克服 Altium Designer 运行速度慢的问题？随着设计项目的复杂度增加，Altium Designer 的运行速度可能会变得较慢，这会影响到设计效率。
为了解决这一问题，可以尝试升级硬件设备、优化软件设置、简化设计内容等方式来提升运行速度。
6. 如何解决 Altium Designer 在实际布局过程中出现的设计规则和错误问题？在 PCB 布局设计中，经常会出现设计规则和错误问题，如连线长度不满足、间距不符合等。
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AltiumDesigner设计报错问题总结在编译原理图时，引脚和连线旁边出现很多红线，提示error：signalwithnodriver。
原理图没有加入到Project里。
第一次导入没问题，但是改了个元件的封装，在更新一下（Design—UpdateSCH），点击导入时出现UnkownPin。
解决方案一：把第一张PCB删掉，新建一个PCB再倒入。
解决方案二：把改过的元件在PCBxx删除，再倒入。
以上问题本应该是没问题的，但是可能是我们使用的盗版软件的原因。
用altiumdesigner画完图编译后，出现几百警告，几乎的所有的都是Offgridpin画的图在项目中去编译，的不能编译，如果文件不在项目中的话，就会出现你说的不在网络的提示。
你的元件没有在原理图上真正形成电气上的连接。
你的元件库没有被软件别。
没有你建一个项目文件，把你的原理图放在里去做编译，这样就不会出错了。
是因为你原理图中的元件引脚尺寸和你设置的栅格尺寸不对应，导致系统无法识别而报错，引脚长度尺寸必需设置成栅格尺寸的整数倍！！！你把你做的原理图元件重新再画一遍，再编译，问题解决！！!双面板应该都有哪些Layer?TopLayer顶层铜皮，双面板必须要BottomLayer底层铜皮，双面板必须要TopOverLayer顶层丝印，一般需要，也有节约成本不做的。
BottomOverLayer底层丝印，一般不需要，底层放原件的话，也可以加。
Top/BottomSoldermask顶层底层阻焊层，就是“绿油”，一般需要，也有节约成本不做的。
Mechinica机械层，板边以及板内开槽，1无金属化，4有金属化。
Keepout禁止布线区域，不自动布线的话可以不要。
然而中国的现实是用Keepout做板框成了行规，你要正规地给他们机械层往往还不会做了。
Top/BottomPastemask顶层底层钢板层，如果要批量焊接SMD器件的板子，需要定做钢板，这两层不在PCB上，是生产需要的工装.Multilayer多层，在所有层上都存在的东西，比如直插器件的焊盘，这层一般是必须的，不要试图关闭它。
在用Altiumdesign进行规则检测的时候出现Un-RoutedNetConstraint错误这是什么意思啊怎么解决Un-RoutedNetConstraint：该规则用于检测网络布线的完成状态。
网络布线的完成状态定义为（已经完成布线的连线）/（连线的总数）×100%。
即检查没有布线的网络。
设计规则“Electrical”——电气规则类。
“Routing”——布线规则类。
“SMT”——SMT元件规则类。
“Mask”——阻焊膜规则类。
“Plane”——内部电源层规则类。
“Testpoint”——测试点规则类。
“Manufacturing”——制造规则类。
“HighSpeed”——高速电路规则类。
“Placement”——布局规则类。
“SignalIntegrity”——信号完整性规则类。
修改这一规则，使得间距为0mil。
altiumdesigner警告minimumsoldermasksliver把这个距离设置为0altiumdesigner为什么封装里焊盘和丝印层的线距离近了也报错?AD09新增的几个规则：MinimumSolderMaskSliver、SilkscreenOverComponentPads、SilkToSilkClearance，默认是0.254mm，可以改小一些就OK布线中添加过孔和切换板层1．添加过孔并切换板层在布线过程中按数字键盘的“*”或“+”键添加一个过孔并切换到下一个信号层。
按“-”键添加一个过孔并切换到上一个信号层。
该命令遵循布线层的设计规则，也就是只能在允许布线层中切换。
单击以确定过孔位置后可继续布线。
2．添加过孔而不切换板层按“2”键添加一个过孔，但仍保持在当前布线层，单击以确定过孔位置。
3．添加扇出过孔按数字键盘的“/”键为当前走线添加过孔，单击确定过孔位置。
用这种方法添加过孔后将返回原交互式布线模式，可以马上进行下一处网络布线。
本功能在需要放置大量过孔（如在一些需要扇出端口的器件布线中）时能节省大量的时间。
4．布线中的板层切换当在多层板上的焊盘或过孔布线时，可以通过快捷键L把当前线路切换到另一个信号层中。
本功能在布线时当前板层无法布通而需要进行布线层切换时可以起到很好的作用。
5.PCB板的单层显示在PCB设计中，如果显示所有的层，有时显得比较零乱，需要单层显示，仔细查看每一层的布线情况，按快捷键Shift+S就可单层显示，选择那一层的标签，就显示那一层；在单层显示模式下，按快捷键Shift+S又可回到多层显示模式。
在AltiumDesigner电气检查中出现FloatingPowerObjectGND是什么意思，怎么办呢有一个引脚你没有接地，在画芯片原理图的时候那个引脚配置成为了GND，所以要是你没有接地的话电气规则检查的时候就会报错，如果你那个引脚不需要接地的话，你可以放置NOERC，就是一个小红X，工具栏上面有，你也可以在place下面放置解决办法如下：在自己画的封装库中的元器件的方向反了，也就是原本带有热点的一端要放在外面这个网络没有连接...AltiumDesigner:NETXXXhasnodrivingsource?这个和制作封装时的管脚的属性的定义(比如,输入,输出,电源等)和你原理图的具体连接方式有关.如果你一个芯片的某个管脚定义为输入脚,而另一个芯片的一个脚的属性你没定义,把这两个脚连接,就会出现这个警告.没关系的,你确认没错的话无视于他好了,继续做下去.两个互相连在一起的拐脚的性质不一样，比如说一个拐脚是passive,而跟它连在一起的脚为output,那么就出现这样的错误。
要把它改为一个是output,另一个为input,那就行了。
这种错误在dxp,altiumdesigner里比较好改，直接双击元件，左下角的按钮editpins里面该type就行了，在99se里可能麻烦点。
布线的原则如下：输入输出端用的导线应尽量避免相邻平行。
最好加线间地线，以免发生反馈藕合。
印制摄导线的最小宽度主要由导线与绝缘基扳间的粘附强度和流过它们的电流值决定。
当铜箔厚度为0.05mm、宽度为1~15mm时．通过2A的电流，温度不会高于3℃，因此导线宽度为1.5mm可满足要求。
对于集成电路，尤其是数字电路，通常选0.02~0.3mm导线宽度。
当然，只要允许，还是尽可能用宽线．尤其是电源线和地线。
导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。
对于集成电路，尤其是数字电路，只要工艺允许，可使间距小至5~8mm。
印制导线拐弯处一般取圆弧形，而直角或夹角在高频电路中会影响电气性能。
此外，尽量避免使用大面积铜箔，否则．长时间受热时，易发生铜箔膨胀和脱落现象。
必须用大面积铜箔时，最好用栅格状.这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体。
焊盘中心孔要比器件引线直径稍大一些。
焊盘太大易形成虚焊。
焊盘外径D一般不小于(d+1.2)mm，其中d为引线孔径。
对高密度的数字电路，焊盘最小直径可取(d+1.0)mm。
电源线设计：根据印制线路板电流的大小，尽量加粗电源线宽度，减少环路电阻。
同时、使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。
地线设计的原则是：(1)数字地与模拟地分开。
若线路板上既有逻辑电路又有线性电路，应使它们尽量分开。
低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。
高频电路宜采用多点串联接地，地线应短而租，高频元件周围尽量用栅格状大面积地箔。
(2)接地线应尽量加粗。
若接地线用很细的线条，则接地电位随电流的变化而变化，使抗噪性能降低。
因此应将接地线加粗，使它能通过三倍于印制板上的允许电流。
如有可能，接地线应在2~3mm以上。
(3)接地线构成闭环路。
只由数字电路组成的印制板，其接地电路布成团环路大多能提高抗噪声能力。
退藕电容配置PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。
退藕电容的一般配置原则是：(1)电源输入端跨接10~100uf的电解电容器。
如有可能，接100uF以上的更好。
(2)原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容，如遇印制板空隙不够，可每4~8个芯片布置一个1~10pF的但电容。
(3)对于抗噪能力弱、关断时电源变化大的器件，如RAM、ROM存储器件，应在芯片的电源线和地线之间直接接入退藕电容。
(4)电容引线不能太长，尤其是高频旁路电容不能有引线。
此外，还应注意以下两点：(1)在印制板中有接触器、继电器、按钮等元件时．操作它们时均会产生较大火花放电，必须采用附图所示的RC电路来吸收放电电流。
一般R取1~2K，C 取.2~47UF。
(2)CMOS的输入阻抗很高，且易受感应，因此在使用时对不用端要接地或接正电源。
正确选择单点接地与多点接地在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。
当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。
当工作频率在1～10MHz 时，如果采用一点接地，其地线长度不应超过波长的，否则应采用多点接地法。