同步时序逻辑电路的设计知识
同步和异步时序逻辑电路的原理
同步和异步时序逻辑电路的原理
同步时序逻辑电路和异步时序逻辑电路是数字电路中常见的两种
设计方式。
同步时序逻辑电路的设计原理是基于时钟信号，即在设计电路中
需要引入一个时钟信号作为同步时序电路的控制信号。
同步电路中各
个逻辑门的输入信号只能在时钟上升沿之前稳定，而在时钟上升沿后，所有逻辑门输出信号也都会变成稳定的。
同步电路的时钟控制能够确
保电路的正确性，并且在同步时序电路中，设计师只需要考虑时序问题，简化了设计流程。
异步时序逻辑电路则没有时钟信号控制。
其设计原理是基于信号
的时序间隔，该电路中每一个逻辑门的输入信号在数学“连续性”的
要求下改变其状态，没有同步电路中严格的时钟同步。
异步电路跨越
时序间隔的时间存在一定的延迟，需要设计者考虑信号传播的速度和
稳定性等问题，所以相对来说设计复杂度较高。
综上所述，同步时序逻辑电路和异步时序逻辑电路分别适用于不
同的应用场景，设计时需要根据具体情况进行选择。
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤
设计同步时序逻辑电路的一般步骤如下：
1. 确定问题需求：明确电路的功能和性能要求，了解电路所需的输入和输出信号。
2. 分析问题需求：分析输入信号的特性和逻辑关系，了解所需实现的逻辑功能。
3. 确定电路的逻辑结构：根据问题需求，确定所需逻辑模块（如触发器、计数器、状态机等）的类型和数量，并确定它们之间的连接关系。
4. 设计逻辑电路图：根据确定的逻辑结构和所需逻辑功能，绘制逻辑电路图，包括逻辑模块的输入输出端口和信号线的连接方式。
5. 进行逻辑时序设计：根据问题需求，确定逻辑元件的时序性质，如时钟频率、延迟要求等，以及逻辑元件的输入输出关系。
6. 进行逻辑优化：分析设计电路的性能指标和优化需求，可尝试对电路进行逻辑简化、速度优化或面积优化等。
7. 进行电路模拟验证：使用电路模拟器对设计的电路进行验证，确保电路的功能和性能满足设计要求。
8. 进行电路布局布线：将设计的逻辑电路转化为物理电路，在
布局设计中，要考虑电路布局的最小化、布线的最短路径和最小功耗等因素。
9. 进行静态时序分析：进行静态时序分析，检查电路中的时序相关问题，如时钟走时、数据到达时间等，以确保电路的正确性和稳定性。
10. 进行时序验证和测试：对设计的电路进行时序验证和测试，以确保电路的功能和性能满足设计要求。
11. 进行电路仿真和验证：通过仿真和验证，确认电路的正确
性和性能，以便进一步进行优化和改进。
12. 进行后续维护和优化：根据实际应用情况，进行电路的后
续维护和优化，以适应新的功能需求或改进电路的性能。
《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
同步时序逻辑电路的设计步骤
时序逻辑电路的设计，就是从给定的逻辑功能入手，通过一系列的设计过程，最终得到电路的实现方案，即逻辑电路图。
当然，最终得到的时序电路也分两种，即同步时序电路和异步时序电路。
一般来讲，完成相同的逻辑功能，异步时序电路的整体结构要比同步时序电路简单一些，但是，其设计过程也明显较后者复杂，难以掌握。
组合逻辑电路的设计过程，基本可看做分析的逆过程，类似的，同步时序路的设计过程和分析过程之间，也有互逆的特点。
★ 同步时序逻辑电路的设计步骤◆ 逻辑抽象根据逻辑要求，进行逻辑抽象，明确该电路的状态量的含义，并确定输入、输出变量和状态数；根据电路的逻辑功能，明确状态迁移关系，从而建立原始状态图。
此过程中，重点在于找到电路的状态量，理解其含义。
◆ 状态化简在原始状态图中，若两个电路状态在相同的输入条件下，得到相同的次态结果和输出结果（即状态迁移关系相同），就称这两个状态为等价状态。
显然，等价状态是可以合并的，合并后，得到该电路的最简状态图。
◆ 状态编码根据最简状态图中，状态的数量，确定需要使用的触发器的数量，并用二进制代码表示各个状态，即对状态进行编码。
至此，最初的设计要求已完全数学化，得到了一个完全数学化的状态图。
设最简状态图中，状态个数为 ，需要使用的触发器个数为，则两者数量关系上满足： 。
同时，如果 ，则意味着是从 种状态中选取 个，对电路的状态图进行赋值，这样的选择方案是不唯一的。
如果选择的编码方案得当，则可以很大程度上简化设计过程和最终得到的电路结构，反之，如果选择不当，设计出来的电路就会比较复杂。
因此，选择编码方案是有一定技巧性的。
此外，这也意味着电路存在无效状态，那么，设计完成后，需要检查电路的自启动能力。
◆ 推导逻辑表达式根据编码后的状态图，得到逻辑表达式，即电路的输出方程和触发器的状态方程。
n n M 221≤<-n M 2≠n 2M n M这一步工作中，一般是将状态图转化为表示输出信号和次态的卡诺图，并进行卡诺图法化简，从而得到对应的输出方程和状态方程。
时序逻辑电路的分析和设计
莫尔型同步时序 电路。 2. 写出各触发器 的驱动方程。
n J 0 K 0 Q2
1J ＞C ＞C1
1 1K
1J
Q1 &
≥1 1J
FF2
Q2
1J ＞C ＞C1
1 1K
1J ＞C1 ＞C
1 1K Q2
输 入 信 号
1K
1K
Y0 A1 74139Y1 A0 Y2 Y3
n n n n n Q0 1 Q2 Q0 Q2 Q0
n n Q1n1 Q0 Q1n Q0 Q1n
n n n n n n Q2 1 (Q1nQ0 Q2 )Q n Q1nQ0 Q2 Q2 2
n n n n n Q2 1 Q1nQ0 Q n Q1nQ0 Q2 Q2 2
Q
n
=1
1
Y=Q2Q1
n 1 1J 1J
n Q2 1
n 1 Q 1K Q2 1 X1K Q1n Q Q2 1X Q1 Q n 2 3.求出电路状态方程。 & n
1 2
＞C ＞C1
＞C ＞C1
输 出 信 号 n
Qn1 JQ n KQn ＞C
1J
Q2
n 1
n n X Q1 Q2
Q Q
1
1 0
n +1 1
3
第六章
1、组合电路：
概
述
时序逻辑电路是数字逻辑电路的重要组成部分。 逻辑电路可分为 两大类：
由若干逻辑门组成，电路不具记忆能力。 电路的输出仅仅与当时的输入有关。
2、时序电路：
延迟元件或触发器
存储电路，因而具有记忆能力。 电路的输出不仅与当时的输入有关，而且 还与电路原来的状态有关。
同步时序逻辑电路的分析方法
时序逻辑电路的分析方法时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。
同步时序逻辑电路的分析方法同步时序逻辑电路的主要特点：在同步时序逻辑电路中，山于所有触发器都山同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。
1、基本分析步骤1）写方程式：输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。
驱动方程：各触发器输入端的逻辑表达式。
状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。
2）列状态转换真值表：将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。
如现态的起始值已给定时，则从给定值开始计算。
如没有给定时，则可设定一个现态起始值依次进行计算。
3）逻辑功能的说明：根据状态转换真值表来说明电路的逻辑功能。
4）画状态转换图和时序图：状态转换图：是指电路山现态转换到次态的示意图。
时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。
5）检验电路能否自启动关于电路的自启动问题和检验方法，在下例中得到说明。
11222、 分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：山上图所示电路可看出，时钟脉冲CP 加在每个触发器的时钟脉冲输入 端上。
因此，它是一个同步时序逻辑电路，时钟方程可以不写。
①写方程式：输出方程：Y = Qo 31驱动方程：业=Q^Qa"' %= Qo"芒态方豎 _ ，Q 严1= %囲+%& =1Q?+1Q O -=Q^01小詁0? + %酉=Q 7Q 0-㊉Q「Q^i 二爲 Q?+兀 Q? = Qi'Qo'Q?^ 而 Qf②列状态转换真值表：状态转换真值表的作法是：从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为"0” O把得出的次态"001"作为下一轮计算的“现态”,继续计算下一轮的次态值和输出值。
第四章同步时序逻辑电路逻辑电路可分为组合逻辑电路和时
组合逻辑电路的模型：
x1
输入
xn
组合 逻辑 电路
F1
输出
Fm
Fi fi (x1,, xn ) i 1,, m
2 触发器
触发器是一种具有两个稳定状态、并且能可靠地设置其状 态的电路单元。触发器通常由逻辑门构成。
同步时序逻辑电路中常常用触发器作为存储元件。
4.2.1 RS触发器
1. 基本RS触发器
4.2.2 D触发器
D触发器除时钟信号输入端外有一个输入端D，具有置0、 置1的功能。D触发器受时钟信号控制，只有当时钟信号 有效时，才能通过输入端D设置其状态；若时钟信号无效， 无论输入端D是什么信号，D触发器保持先前的状态不变。
D触发器的状态方程为：
Q(n1) D
为避免“空翻”现象，实际使用的D触发器采用了维持阻 塞结构，称为维持阻塞D触发器。维持阻塞D触发器在时 钟信号的上升沿采样输入端D并设置状态，具有较高的稳 定性和可靠性。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
在不完全确定状态表中，判断两个状态是否相容的条件是： 在所有的输入条件下，
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤引言：同步时序逻辑电路是现代电子系统中的重要组成部分，它们用于处理时序关系和同步信号。
在设计同步时序逻辑电路时，需要遵循一定的步骤，以确保电路的正确性和稳定性。
本文将介绍同步时序逻辑电路设计的一般步骤。
一、确定需求和规格在设计同步时序逻辑电路之前，首先需要明确需求和规格。
这包括确定电路的功能、输入和输出信号的特性、时钟频率要求等。
需求和规格的明确性对于后续的设计步骤至关重要，因此需要仔细分析和确认。
二、确定逻辑功能根据需求和规格，确定逻辑功能是设计同步时序逻辑电路的关键步骤。
逻辑功能可以通过真值表、状态图或状态表等方式进行描述。
在这一步骤中，需要考虑电路的输入和输出信号之间的逻辑关系，以及电路中各个元件的工作方式。
三、设计状态机在同步时序逻辑电路的设计中，常常需要使用状态机来描述电路的行为。
状态机可以通过状态图或状态表等方式进行设计。
在设计状态机时，需要确定状态的个数、状态之间的转换条件和输出条件。
状态机的设计需要考虑电路的功能和时序关系，确保电路能够按照需求正确地工作。
四、设计时钟信号时钟信号在同步时序逻辑电路中起到关键的作用，它用于同步各个元件的操作。
在设计时钟信号时，需要考虑时钟频率、时钟的占空比和时钟的相位关系等因素。
时钟信号的设计需要满足电路的时序要求，以确保电路的正确性和稳定性。
五、选择元件和电路结构在同步时序逻辑电路的设计中，需要选择适当的元件和电路结构来实现逻辑功能和时序关系。
常用的元件包括触发器、计数器、多路选择器等。
常用的电路结构包括级联、并联、反馈等。
在选择元件和电路结构时，需要考虑元件的特性和电路的复杂度，以及电路的性能和可靠性要求。
六、进行逻辑仿真和时序分析在设计同步时序逻辑电路之后，需要进行逻辑仿真和时序分析来验证电路的正确性和稳定性。
逻辑仿真可以通过软件工具进行，用于验证电路的逻辑功能是否符合设计要求。
时序分析可以通过时序分析工具进行，用于验证电路的时序关系是否满足设计要求。
同步时序逻辑电路的设计技巧
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1/1
Y Y
能自启动 n
Qn0 Q0
J 0 K 0 Q n1 1
1
1
1
J 1 K 0 Q n1 1
0
0
0
0000 0000
n
Qn1 Q1
× ×
× ×
0 0
1 1
A
输出方程 Y Q A Y Q Q A
A
1
1
0
修改电路
输出方程 Y Q A 1
Y QQ A
1
0
A
FF0
1J
＞C1
Q0 &
输出方程
Y Q A 1
激励方程
0 1 ××
n
Q1
×
×
×
×
A
× × 0 1 J Q A K A
1
0
1
n
Q1
×
×
0
1
J A K A
A
0
0
6. 根据激励方程和输出方程画出逻辑图,并检 查自启动能力
激励方程
输出方程
J QA
1
0
J A 0
K A 1
K A 0
Y Q A 1
A
FF0
1J
＞C1
Q0 &
FF1
1J
01 0
0× 1×
01 0
00 0
0 ×× 1
01 1
11 0
1× 0×
11 0
0 0 1 ×1×1
11 1
1 1 0 ×0 ×0
（ J1、 K1、 J0、 K0、Y为 A和触发器初态的函数 ）
Y
n
Q0
0000
n
Q1
×
×
0
1
Q1n
Q0n
A
Q Q n+1 n+1
1
0
Y
激励信号 J1 K1 J0 K0
FF1
1J
Q1 &
＞C1
Y
1
1K
1K
CP
例2:试设计一个同步时序电路，要求电路中触发器Q0、 Q1、Q2及输出Y端的信号与CP时钟脉冲信号波形满足下 图所示的时序关系。
解：据题意可直接由波形图
1、画出电路状态图。
Q2Q1
/Y Q0
CP
000 /0 001 /0 010
Q00 1
/1
/0
100 /0 011
合并等价状态，消去多余状态的过程称为状态化简
0/
等价状态：在相同的输入下有相同的
0
S0
1/
1/ S1 0
输出，并转换到同一个次态去的两个
0
状态称为等价状态。
0/ 1/ 00 S3
0/ 0/
0 0
S2
1/
3、状态编码（状态分配）； 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数， 2n1 M 2n （M:状态数;n:触发器的个数） 4、选择触发器的类型 5、求出电路的激励方程和输出方程 ； 6、画出逻辑图并检查自启动能力。
Z
电路框图
1、逻辑抽象建立原始状态图或状态表.
1.）确定输入、输出变量及电路的状态数: 输入变量：A 输出变量：Z 状态数：4个
2.）定义输入 输出逻辑状态和每个电路状态的含义；
a —— 初始状态; B —— A输入1后;
C —— A输入11后; D —— A输入110后。
3.）按题意画出状态转换图或列出电路的状态表。
状态 化简
状态 分配
选择 触发器 类型
确定 激励方程组
和 输出方程组
画出 逻辑图并 检查自启 动能力
1、逻辑抽象____建立原始状态图或状态表；
1.确定输入 输出变量及电路的状态数 2.定义输入 输出逻辑状态和每个电路状态的含义
3.按题意建立原始转换图或状态状态表。
2、状态化简-----求出最简状态图 ；
原始状态图
0/0
数据
A
检测
CP > 器
Z
0/0
1/0
a
b
0/0 1/0
d 0/1
1/0
c 1/0
0/0
0/0 a 1/0 b
次态/输出
列出原始 状态转换表
现态
A=0
A=1
0/0 1/0
1/0
a a/0 b/0 b a/0 c/0
d 0/1 c 1/0
2. 状态化简
0/0
0/0 a 1/0 b
c d/ 1 c/ 0 d a/ 0 b/ 0
次态／输出 现态
A=0 A=1
0/1
d
1/0
c 1/0
a a/ 0 b /0 b a / 0 c/0 c a/1 c /0
3、状态分配 令 a = 00，b = 01，c = 11，
0/0
0/0
0/0
1/0
a
b
00
0/1
d
1/0
c
1/0
4、选择触发器的类型
触发器个数: 两个。
0/1
1/0 0/0
11
6.3.2 同步时序逻辑电路设计举例
例1 设计一个串行数据检测器。电路的输入信号X是与时钟 脉冲同步的串行数据，其时序关系如下图所示。输出信 号为Z；要求电路在X信号输入出现110序列时，输出信 号Z为1，否则为0。
1 23 45 6 7 8
数据
X
CP
检测
Z
1 1 00 1 0 1
CP
>器
A
画原始状态图
ห้องสมุดไป่ตู้
0 0 0 0 0 0 0×0×
0 0 1 0 1 0 0×1×
0 1 0 0 0 0 0 ×× 1
0 1 1 1 1 0 1× 0×
1 1 0 0 0 1 ×1×1
1 1 1 1 1 0 ×0 ×0
A
J1
n
Q0
K1
n
Q0
卡诺图化简得
0010
n
Q1
×
×
×
×
J0
A
n
Q0
××××
n
Q1
×
×
0
1
K0
A
n
Q0
6.3 同步时序逻辑电路的设计
同步时序逻辑电路的设计是分 X
=1
Q1
“1”
1J
析的逆过程,其任务是根据实际 CP ＞C
逻辑问题的要求，设计出能实
1
1K
Q1
1J
现给定逻辑功能的电路。 ＞C
FF1
6.2.1 设计同步时序逻辑电路的一般步骤
1J
＞C
1 1K
FF2
Q2
Q2 & Y
逻辑抽象 建立原始 状态图和 状态表
Q1 &
＞C1
Y
1
1K
1K
CP
检查自启动能力和输出
J QA
1
0
J A 0
K A 1
K A 0
当 Q Q= 10时
1
0
A=0 Y 1
Y Q A 1 0/0
0/0 00 1/0 01
0/1
1/0
0/1
J 0 1
K 1 Q n1 0
1
1
J 0 K 1 Q n1 0
0
0
0
A=1 Y 0
10
11 1/0
Y
Q10 0
2、确定触发器的类型和个数 Q2 0 0
触发器个数： 3个
01 11 00
00 00 10
触发器类型：上升沿触发的JK边沿触发器。
3、求出电路的激励方程和输出方程 ；
Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1 Y J2 K2 J1 K1 J0 K0 0 0 0 0 0 1 0 0 X 0 X1 X 0 0 1 0 1 0 0 0 X 1 XX 1
A=0
A=1
00 / 0 01 /0
S=x J=X R=0 K=0
1
0
J=0 S=0
K=X R=x
01 00 / 0 11 /0
J=1
11 00 / 1 11 /0
K=X
状态转换真值表及激励信号
Q1n Q0n A
00 0
Q Q n+1 n+1
1
0
Y
00 0
激励信号
J1 K1 J0 K0 0×0×
00 1
01
1/0
1/0
现态 Q1Q0
Q1n+1 Q0n+1 ／Y
A=0
A=1
类型：采用对 CP 下降沿敏感的 JK 触发器。
00 00 / 0 01 /0 01 00 / 0 11 /0 11 00 / 1 11 /0
5. 求激励方程和输出方程
J=X K=1
现态 Q1Q0
00
Q1n+1 Q0n+1 ／Y