Allegro导入网表步骤
Allegro流程详解
Allegro流程详解Allegro流程详解⼀.零件建⽴在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。
每种Symbol 均有⼀个Symbol Drawing File(符号绘图⽂件), 后缀名均为*.dra。
此绘图⽂件只供编辑⽤, 不能给Allegro 数据库调⽤。
Allegro 能调⽤的Symbol 如下:1、Package Symbol⼀般元件的封装符号, 后缀名为*.psm。
PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package Symbol。
2、Mechanical Symbol由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。
有时我们设计PCB 的外框及螺丝孔位置都是⼀样的, ⽐如显卡, 电脑主板, 每次设计PCB时要画⼀次板外框及确定螺丝孔位置, 显得较⿇烦。
这时我们可以将PCB的外框及螺丝孔建成⼀个Mechanical Symbol, 在设计PCB 时, 将此Mechanical Symbol 调出即可。
3、Format Symbol由图框和说明所组成的元件符号, 后缀名为*.osm。
⽐较少⽤。
4、Shape Symbol供建⽴特殊形状的焊盘⽤, 后缀为*.ssm。
像显卡上⾦⼿指封装的焊盘即为⼀个不规则形状的焊盘, 在建⽴此焊盘时要先将不规则形状焊盘的形状建成⼀个Shape Symbol, 然后在建⽴焊盘中调⽤此Shape Symbol。
5、Flash Symbol焊盘连接铜⽪导通符号, 后缀名为*.fsm。
在PCB 设计中, 焊盘与其周围的铜⽪相连, 可以全包含, 也可以采⽤梅花辨的形式连接,我们可以将此梅花辨建成⼀个Flash Symbol, 在建⽴焊盘时调⽤此Flash Symbol。
其中应⽤最多的就是Package symbol即是有电⽓特性的零件,⽽PAD是Package symbol构成的基础.Ⅰ建⽴PAD启动Padstack Designer来制作⼀个PAD,PAD按类型分分为:1.Through,贯穿的;2.Blind/Buried,盲孔/埋孔;3.Single,单⾯的.按电镀分:1.Plated,电镀的;2.Non-Plated,⾮电镀的.a.在Parameters选项卡中, Size值为钻孔⼤⼩;Drill symbol中Figure为钻孔标记形状,Charater为钻孔标记符号,Width为钻孔标记得宽度⼤⼩,Height为钻孔标记得⾼度⼤⼩;/doc/c98e12f0f61fb7360b4c654b.html yers选项卡中,Begin Layer为起始层,Default Internal为默认内层,End Layer 为结束层,SolderMask_Top为顶层阻焊, ,SolderMask_Bottom为底层阻焊PasteMask_Top为顶层助焊, PasteMask_Bottom为底层助焊;Regular Pad为正常焊盘⼤⼩值,Thermal Relief为热焊盘⼤⼩值,Anti Pad为隔离⼤⼩值.Ⅱ建⽴Symbol1.启动Allegro,新建⼀个Package Symbol,在Drawing Type中选Package Symbol,在Drawing Name中输⼊⽂件名,OK.2.计算好坐标,执⾏Layout→PIN,在Option⾯板中的Padstack中找到或输⼊你的PAD,Qty代表将要放置的数量,Spacing代表各个Pin之间的间距,Order则是⽅向Right为从左到右,Left为从右到左,Down为从上到下,Up为从下到上;Rotation是Pin要旋转的⾓度,Pin#为当前的Pin脚编号,Text block为⽂字号数;3.放好Pin以后再画零件的外框Add→Line,Option⾯板中的Active Class and Subclass分别为Package Geometry和Silkscreen_Top,Line lock为画出的线的类型:Line直线;Arc弧线;后⾯的是画出的⾓度;Line width为线宽.4.再画出零件实体⼤⼩Add→Shape→Solid Fill, Option⾯板中的Active Class and Subclass分别为Package Geometry和Place_Bound_Top,按照零件⼤⼩画出⼀个封闭的框,再填充之Shape→Fill.5.⽣成零件Create Symbol,保存之Ⅲ编写Device若你从orCad中直接⽣成PCB的话就⽆需编写这个⽂件,这个⽂件主要是⽤来描述零件的⼀些属性,⽐如PIN的个数,封装类型,定义功能等等!以下是⼀个实例,可以参考进⾏编写:74F00.txt(DEVICE FILE: F00 - used for device: 'F00')PACKAGE SOP14 ? 对应封装名,应与symbol相⼀致CLASS IC ? 指定封装形式PINCOUNT 14 ? PIN的个数PINORDER F00 A B Y ? 定義Pin NamePINUSE F00 IN IN OUT ? 定義Pin 之形式PINSWAP F00 A B ? 定義可Swap 之PinFUNCTION G1 F00 1 2 3 ? 定義可Swap 之功能(Gate) PinFUNCTION G2 F00 4 5 6 ? 定義可Swap 之功能(Gate) PinFUNCTION G3 F00 9 10 8 ? 定義可Swap 之功能(Gate) PinFUNCTION G4 F00 12 13 11 ? 定義可Swap 之功能(Gate) PinPOWER VCC; 14 ? 定義電源Pin 及名稱GROUND GND; 7 ? 定義Ground Pin 及名稱END⼆.⽣成⽹表以orCad⽣成⽹表为例:在项⽬管理器下选取所要建⽴⽹络表的电路图系■Tools>>Create Netlist…■或按这个图标:有两种⽅式⽣成⽹表：◆按value值(For Allegro).◆按Device 值(For Allegro)◆按value值建⽴⽹络表1.编辑元件的封装形式在Allegro元件库中value形式为“!0_1uf__bot_!”，在ORCAD元件属性中已有相应value项“0.1uf (bot)”。
Allegro16.x导入网表介绍
Allegro 16.x 导入网表介绍
今天我们看下Allegro是怎么样导入原理图网表的，有的小白总认为导入网表很难，其实不然只要我们借助下一个Skill工具就可以很简单把原理图网表导入我们的板子里。
先来说下我们要用的Skill工具，这款工具的名字叫CITNO Skill这个工具里包含了很多平时我们设计当中用到的各种功能，比如快速拉取元件到当前光标（不需要拖动屏幕）这在元件布局很有用吧；还有就比较档案间的差异，还有最重要的就自动光绘功能太强了，按菜单顺序执行无需手动设置任何参数就可以把很多文件输出。
不多说了，工具自己搜索下就找到了。
步骤一、现在我来准备原理图网表吧，打你的ORCAD软件进入Tools菜单的Create Netlist...功能，弹出Create Netlist对话框如下图
选择Other选项栏，Formatters这里选orTelesis.dll其它默认就可以，保存在当前设计文档路径下命名为netlist.txt就可以。
检查下是否已经生成netlist.txt这个文件，我这里是已经生成如下图
步骤二，准备已经导入Outline 的PCB档案，下面是我的板子已经有Outline
现在我们的板子是有零件库的，所以必须设置库路径。
现在把CITNO Skill菜单调出来，运行命令：CTRL+z
CITNO Skilll菜单界面图如下
其中Netin,3rd Party这是导入网表功能，即第三方网表导入现在我们开始执行此命令
过几秒钟之后，导入成功
现在我们把器件放置进来，下图我已经成功放置器件。
到这里我们的导入原理图网表教程已经结束，谢谢！。
Allegro软件操作技巧
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Allegro 软件操作技巧-lingling1350@
2） （如上右图，其它操作同前） 3）上两步得到的网络列表分别拷到《U_管脚调整》表中。
再做成 lis 文件。
14、让两孔间的线等间距：ROUTE---RESIZE/RESPACE---SPREAD BETWEEN VOIDS。 对于两孔间有多跟线的情况同样适用。当然假如所有的线都用这种方法等间 距的话必然很费时， 修线时可以把格点改大、采用偶数小格点的方法就很容易让 两根线等间距了。 15、添加测试点 分为自动添加和手动添加两种，关键在于参数设置。 1） 自动添加
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设置好参数后，点 Generetetesrpoints 就会给底层每个网络加上测试点。
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另外，测试点之间保持 75mil 以上的间距、测试点与焊盘之间要也保持适当 的间距。
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Байду номын сангаас
图a
图b
3)加粗：EDITCHANGE线宽为 50，如下图 c 所示： 实际上，电源平面比顾平面内缩 40，结合第一步 OFFSET 填 15、第三步加粗 到 50，不难得出，经过这一番折腾后，确实内缩了 40 吧。如果需要改变内缩大 小，自己算一下具体数值就行了。
2）16.3： 16.3 创建区域规则：Shanpe Add Rect，Options 参数设置如下图（区域 名称 BGA08 自动会出现在规则管理器中） 画区域铜 在规则管理器中的
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Allegro操作说明（中文）Word文档
Allegro操作说明（中⽂）Word⽂档26、⾮电⽓引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要⽐drill hole⼤⼀点27、Allegro建⽴电路板板框步骤：1、设置绘图区参数，包括单位，⼤⼩。
2、定义outline区域3、定义route keepin区域（可使⽤Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电⽓层之间加⼊电介质，⼀般为FR-43、指定电源层和地层都为负⽚（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find⾯板选shape（因为铺铜是shape）–> option⾯板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的⽅法完成POWER层覆铜Allegro⽣成⽹表1、重新⽣成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、⽣成⽹表：tools –> create netlist，产⽣的⽹表会保存到allegro⽂件夹，可以看⼀下session log内容。
29、Allegro导⼊⽹表1、file –> import –> logic –> design entry CIS（这⾥有⼀些选项可以设置导⼊⽹表对当前设计的影响）2、选择⽹表路径，在allegro⽂件夹。
Allegro中网络表的导入以及回编到Capture中的一些注意事项
Allegro中网络表的导入以及回编到Capture中的一些注意事项前言：网络表（Netlist）是沟通电路原理图和Layout实际板子的桥梁。
网络表包含的内容有零件Pin的连接线关系以及零件的包装等基本信息，Cadence提供的Capture到Allegro新的网络表的转发除了可以把一基本信息带到PCB Layout中，还可以把一些layout时用到的设定、约束通过网络表带到Allegro中，使工程师在设计电路时就可以大致了解PCB板子上的布线情况，从而也节省了Layout工程师的时间，提高了工作效率！例如：电子工程师可以在原理图中把一些Power线设定好最小线宽，这样用新转法时就可以直接把设定带入Allegro，可以防止Layout工程师疏忽忘了设定走线没有达到要求。
相反把PCB上的信息反馈到原理图中，这过程一般称为回编（Backannotation），以保证实物PCB与原理图同步。
例如：Layout工程师会对PCB上的零件作swap，rename等动作，为了保持PCB与原理图的统一必须把PCB中更改的内容回编到原理图中。
用Capture设计的原理图转入Allegro中有两种方式：第一种，第三方软件导入netlist的方式第二种，针对Cadence产品的直接导入方式，也称为新转法下面内容将会对这两种方式的特定和操作做相应介绍。
第一种，第三方软件导入netlist的方式优点：在Capture中定义可以相对简单，缺点：导入网络表和回编原理图都相对复杂，导入时需要Device file，回编时需要提供.swp file主要特点：这种方式是Capture 9.2以前的版本产生网络表导入Allegro的唯一方法，就是通过Capture Create Netlist的Other方式，格式选Allegro.dll就可以了，现在很多公司还常使用这种方式。
注意，在9.2以后的Capture中已经取消了这种转法，不过用户可以在9.2以前的版本中将allegro.dll复制到9.2以后的版本，放置路径预设C：\Cadence\PSD14.1\Capture\Netforms ，就可以使用这种转法了。
Allegro基本操作-机构图及网表的导入
三.网表的导入
需要資料: 1, Schematics 2, Library
Net-in的基本步驟
1.Export netlist
1.Export netlist
2.设定Library的路径
点击 Setup→User preferences,在出现的对 话框中编辑NET-IN时的Library的相关路径： Pad package symbols Device Type
3.Import netlist
1）.首先打开allegro,选择菜单栏中的File→new,在 弹出的对话框中（Broswe)选择板子的名称和路径， Drawing Type选Board,选好后点击OK即可开启一个 全新的板子。
2）.菜单File→import→logic,如下图：
3）.弹出的对话框：
Add your company slogan
4.打开机构图所在的层面
菜单display→color/visibility或者直接点击图标 弹出以下对话框：
存放路径的根目录
存放路径的子目录 编辑显示的颜色
二.制作outline
1.菜单shape下 前三个分别可以 画多边形，矩形，圆形
2.或者点击菜单
3.界面右边选项如下图：
4.然后在主界面画出所需要的outline,就完成outline的制 作了。
Allegro基本操作 机构图及网表的导入
目录
一.机构图的导入 二.Outline的制作 三.网表的导入（netin)
一.机构图的导入
入
1.首先点击图标 打开Allegro文件 然后点File→Import →DXF，如右图所示：
机构图是DXF的形式才能被导
Allegro教程-17个步骤
Allegro教程-17个步骤Allegro是Cadence推出的先进PCB设计布线工具。
Allegro提供了良好且交互的工作接口和强大完善的功能，和它前端产品CadenceOrCADCapture的结合，为当前高速、高密度、多层的复杂PCB设计布线提供了最完美解决方案。
Allegro拥有完善的Constraint设定，用户只须按要求设定好布线规则，在布线时不违反DRC就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。
软件中的Constraint Manger提供了简洁明了的接口方便使用者设定和查看Constraint宣告。
它与Capture的结合让E.E.电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro 工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。
Allegro除了上述的功能外，其强大的自动推挤push和贴线hug走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。
或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。
用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到Capture线路图中，线路图修改后也可以非常方便地更新到Allegro中；用户还可以在Capture与Allegro之间对对象的互相点选及修改。
对于业界所重视的铜箔的绘制和修改功能，Allegro提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。
对于铺铜也可分动态铜或是静态铜，以作为铺大地或是走大电流之不同应用。
动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定，以达到铜箔对各接点可设不同接续效果或间距值等要求，来配合因设计特性而有的特殊设定。
Allegro高级教程-17个步骤让你掌握
二、导入网表 Ⅰ. 网表转化 在调入前,应该将要增加的定位孔和定位光标以及安装孔加到网表中,定位孔用 M*表示,定位光标用 I*表示 Ⅱ . 进入 Allegro,File/Import/Logic 调入网表,若显示"0 errs,0 warnings" 则表示没有错误,可以进行下一步,否则,应用 File/Viewlog 查看原因,根据提 示要求电路设计者修改原理图或自己在元器件库中加新器件.
4. 再画出零件实体大小 Add→Shape→Solid Fill, Option 面板中的 Active Class and Subclass 分别为 Package Geometry 和 Place_Bound_Top,按照 零件大小画出一个封闭的框,再填充之 Shape→Fill.
5. 生成零件 Create Symbol,保存之!!!
3. Format Symbol 由图框和说明所组成的元件符号, 后缀名为*.osm。比较少用。
4. Shape Symbol 供建立特殊形状的焊盘用, 后缀为*.ssm。像显卡上金手指封装的焊盘即 为一个不规则形状的焊盘, 在建立此焊盘时要先将不规则形状焊盘的形 状建成一个 Shape Symbol, 然后在建立焊盘中调用此 Shape Symbol。
用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编 到 Capture 线路图中，线路图修改后也可以非常方便地更新到 Allegro 中； 用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。
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Allegro 如何导入网表
一．首先要保证原理图Design rule check 没有问题。
二．从原理图中导出Netlist 。
原理图中Tools->Create Netlist 或者直接点击快捷键
；出来如下图所示选择框，选择网表放
置的文件夹，点击确定。
导出完成后会生成Netlist 文件（共三个文件）。
注意：导出网表时有时候会提示有error ，如果有error 则无法生成网表，需要按提示将error 解决，然后重新导出。
三．从PCB 中导入Netlist 。
1．打开allegro 新建一个.brd 文件。
2．绘制PCB 边框。
选择菜单项Add->Line 。
Options 窗口设置如下图所示，Line width(线宽)选择0.15mm 。
然后在工作区域内画出一个PCB边框的区域。
3．设置library路径。
选择Setup->User Preferences，弹出User Preferences Editor 对话框，点击 Paths 前面的‘+’号展开来，再点击Library，需要设置其中三个参数，将封装库添加到目录下，如下图所示。
4．导入网络表。
选择菜单File->Import->Logic，如下图所示。
Import dirctionary选择网表放置的文件夹。
点击Import Candence，开始导入。
5．放置元器件。
点击Place->Quickplace菜单，弹出Quickplace对话框，如下图所示。
点击Place 按钮后，元件自动的摆放出来，单击OK 按钮就可以关闭对话框。
完成后如下图所示。
至此，网表导入结束。