《EDA》实验指导书2013-6-1

辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书

李海成 编 （计算机科学与技术、电子信息工程专业用）

姓名： 学号： 班级：

信息技术学院 2013年6月 1

目 录 目 录............................................................................................... 1 实验一 MAX+PLUS-II设计三八译码器 ......... 错误！未定义书签。 实验二 半加器 ........................................................................................ 2 实验三 带进位输入的8位加法器 ........................................................ 4 实验四 数据比较器 ................................................................................ 6 实验五 编码器 ........................................................................................ 9 实验六 组合逻辑电路的设计 .............................................................. 12 实验七 计数器 ...................................................................................... 14 实验八 触发器功能的模拟实现 .......................................................... 17 2 半加器 （被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci

实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。

图2-1 一位半加器示意图 表2-1 半加器真值表 输入 输出 Bi Ai Hi Ci 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1

一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： BiAiBiAiHi BiAiCi

三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a、b；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s表示相加结果。 四、 实验记录 状态 输入 正确输出 实验结果 Bi Ai Hi Ci Hi Ci 1 0 0 0 0 2 0 1 1 0 3 1 0 1 0 4 1 1 0 1 3

五、实验注意事项 1. 提前编辑实验程序。 2. 根据教师要求正确操作，并检验逻辑的正确性

六、思考题 1.EDA半加器实现与数字电路设计方法的根本区别。

2.简述EDA设计半加器的不同方法，并比较其优缺点。

3.心得体会及其他。 实验 成绩

项目及比例 实验操作（30%） 报告书写（70%）

得分 成绩合计 教师签字： 批改日期： 4

实验三 带进位输入的8位加法器 实验类型： 验证性 实验课时： 2 指导教师： 时 间：200 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1. 设计并实现一个8位全加器 2. 掌握EDA中模块调用方法 二、 实验原理 利用实验二构建的半加器构建一位的全加器，然后设计一个8 位的全加器，其框图如图4-1所示。图中的“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。

图 4-1 8位全加器原理图 0 三、 实验连线 全加器的17个输入所对应的管脚同17位拨码开关相连，17个输入管脚是a0～a7、b0~b7和cin a0～a7、b0~b7代表两个8位二进制数，cin代表进位位；9个输出所对应的管脚同9位发光二极管相连，9个输出管脚是sum0~sum7和cout，sum0~sum7代表相加结果，cout代表进位位。

四、 实验记录 输入 实验结果 Ci-1 Bi(7..0) Ai(7..0) Si(7..0) Ci 0 00000000 00000000 0 00000001 „„ 00000000 „„

0 11111110 11111110 0 11111111 11111111 1 00000000 00000000 1 00000001 „„ 00000000 „„

1 11111110 00000000 1 11111111 00000000

（被加数）Bi(7..0) 全加器 （被加数）Ai(7..0) （进位入）Ci-1 （全加和）Si(7..0) （进位出）Ci 5

五、 实验结果分析与思考 1.半加器与全加器的区别。

2.实验设计程序

3实验结果总结 实验 成绩

项目及比例 实验操作（30%） 报告书写（70%）

得分 成绩合计 教师签字： 批改日期： 6

实验四 数据比较器 实验类型： 设计性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员：

一、 实验目的 1.设计并实现一个4位二进制数据比较器 2.掌握数据比较器的构建及其方法 二、 实验原理 二进制比较器是提供关于两个二进制操作数间关系信息的逻辑电路。两个操作数的比较结果有三种情况：A等于B、A大于B和A小于B。 考虑当操作数A和B都是一位二进制数时，构造比较器的真值表见表9-1。输出表达式如下： AEQB=A’B’+AB=(AB)’ A>B=AB’ A表9-1 一位比较器的真值表 输入 输出 A B A=B A>B A0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0

在一位比较器的基础上，我们可以继续得到两位比较器，然后通过“迭代设计”得到4位的数据比较器。对于4位比较器的设计，我们可以通过原理图输入法或VHDL描述来完成，其中用VHDL语言描述是一种最为简单的方法。下面是一个3位比较器的VHDL描述： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity comp is port(a,b: in std_logic_vector(2 downto 0); sel_f: in std_logic_vector(1 downto 0); q: out Boolean); end; architecture a of comp is begin process(sel_f,a,b) begin case sel_f is when”00” => q <= a=b; when”01” => q <= a7

when”10” => q <= a>b; when others => q <=false; end case; end process; end a; 实验源程序名是comp.vhd。 三、 实验连线 输入信号有A0~A3、B0~B3、CLK和RST，其中A0~A3和B0~B3代表两路相互比较的数，接拨码开关，CLK接时钟，RST接复位端；输出信号有AEQB（A=B）、AGTB（A>B）、ALTB(A

四、 实验记录 同前，对比较器造表，得到其真值表，并分析其运算结果的正确性。

五、 实验结果分析与思考 1.比较器的应用场合。

2.实验设计程序 8

3实验结果总结

实验 成绩

项目及比例 实验操作（30%） 报告书写（70%）

得分 成绩合计 教师签字： 批改日期：