第4章 中央处理器-new

（h）判 0 部件
4.4 实现MIPS的一个基本方案
程序计数器PC

用于指出当前正在执行的指令的地址。 每执行一条指令，就要把PC中的值加4（每条指令占4 个字节），使其指向下一条指令。
指令存储器IM


假设要执行的程序已经加载到了IM中
在其地址输入端IA（Instruction Address）加载地址， 在其输出端Ins就能得到相应的指令。 两个输入端
实现了MIPS指令系统的核心子集。
2. 所包含的指令
算术逻辑运算指令（R类型指令格式）

add，sub，and，or，slt （小于比较SLT rd, rs, rt）
操作码字段Op=0
存储器访问指令（I类型指令格式）

lw（load word，op=35）
sw（store word，Op=43）
判0部件

输入是一个32位数据，输出是1位的信号。 当输入为0时，输出为真。
▲
22/78
3. 取指令的数据通路
对于所有指令都是相同的。 主要操作：把PC中的地址送到指令存储器IM的
IA输入端，读出一条指令。同时用加法器把PC中 的值加4，使它指向下一条指令。
4
PC
IA Ins IM

ALU
4.4 实现MIPS的一个基本方案
访存指令（load和store指令）

load指令的操作

Байду номын сангаас
把指令字中的16位偏移量字段进行符号位扩展， 变成32位数，送给ALU； 用IR[rs]作为地址去访问寄存器组Reg，读出的操 作数送给ALU，与上一步扩展了的地址相加，计 算出访存的有效地址，将之送到数据存储器DM的 地址输入端DA； 从DM读出数据（将DMRead设置为有效），将该 数据送到通用寄存器组的数据入口端WD，写入由 IR[rt]指定的寄存器。
两个控制信号

DMRead（读数据） DMWrite（写数据） 在任何时候，它们最多只能是一个有效。
通用寄存器组（Register file）

有两个读端口和一个写端口。能同时进行两个读操作和 一个写操作。

4个输入端
▲
20/78
4.4 实现MIPS的一个基本方案


RR1（Read Register 1）和RR2：给出两个读操作的地址 WR（Write Register）给出写操作的地址 WD（Write Data）给出要写入的数据。
ADD
4. 指令译码
5. 根据不同的指令操作码进行相应的处理

R类指令

用指令中的源寄存器地址字段rs和rt作为地址去访问 通用寄存器组Reg，读出两个源操作数，送给ALU进 行运算。 把运算结果送到寄存器组的WD端，写入由rd字段所 指定的目标寄存器。
IR[rs] 指令 IR[rt] IR[rd] RR1 RR2 WR WD RD1 Reg RD2
定义各个部件的控制信号；
确定时钟周期； 完成控制器的设计。
▲
12/78
4.3 逻辑设计的约定和定时方法
4.3.1 逻辑设计的约定
1. 中央处理器设计中，有两种逻辑部件：
对数据值进行操作的部件（组合逻辑电路）

没有内部状态，其输出仅依赖于当前的输入，与过 去的值无关。 在任何时候，对于相同的输入总是得到相同的输出。
辑，再到达状态部件2所需的时间。
▲ 15/78
状态 部件 1 时钟
组合逻辑
状态 部件 2
T的最大值确定了时钟周期的大小。
规定：

如果一个状态部件是每一个时钟周期都写入，就不需要 写控制信号，依靠时钟信号进行写入。 只有当状态部件不是每个时钟周期都写入时，才需要有 一个写控制信号。 写入操作仅发生在当该信号有效而且时钟的边沿到来的 时刻。
DMWrite IR[rs] RR1 RR2 WR WD IR[15:0] 符号位 扩展 32 DMRead
指令
IR[rt]
RD1 Reg RD2
ALU
DA RD WD
DM
4.4 实现MIPS的一个基本方案
beqz指令
Branch信号为有效表示当前指令是一条分支指令。

把指令字中的16位偏移量字段（IR[adr]）进行符号 位扩展，变成32位数，并左移两位送给ALU； 把PC＋4送给ALU的另一个输入，与上一步符号位扩 展和左移后的地址相加，得到转移目标地址； 用IR[rs]作为地址去访问寄存器组Reg，读出操作数 并送给判0部件。由该部件的输出确定是否分支成功。 如果为真，转移目标地址就成为新的PC值，分支成 功；否则就用PC＋4代替PC中的值，分支失败。
PCWrite
IA
DA
DA Ins WD
RD1 数据
PC
IM IA：指令地址 Ins：读出的指令
DM
（a）程序计数器 ALUCtrl n
（b）指令存储器
ALUo ALU
16 SUM ADD SUM：加法的结果 （f）加法器
符号位 扩展
32
32
= 0？
ALUo：运算的结果 （e）ALU
（g）符号位扩展部件

rt——对于load指令来说，rt所指出的寄存器是存 放所取的数据；对于store指令来说，是存放要写 入存储器的数据；对于beqz指令来说，是存放被 检测的数据。该字段用IR[rt]或IR[20:16]表示。
▲
11/78
4.2 关于模型机
5. 从计算机组成的角度来看，CPU设计的步骤
根据各指令的执行步骤来建立数据通路；


▲
25/78
4.4 实现MIPS的一个基本方案
DMWrite IR[rs] 指令 IR[rt] RR1 RR2 WR WD IR[15:0] 符号位 扩展 32 DMRead
RD1 Reg RD2
load指令所用到的数据通路
ALU
DA RD WD
DM
▲
26/78

store指令

前两步与load指令的相同。 用IR[rt]作为地址去访问通用寄存器组，读出的数据 （在RD2输出端口）送给DM的数据输入端WD，并 向DM发写入信号（将DMWrite置为有效），将数据 写入DM中相应单元。
▲
14/78
4.3 逻辑设计的约定和定时方法
4.3.2 定时方法
1. 定时方法确定什么时候可以进行读，什么时候可以进 行写。 2. 采用边缘触发的定时方法
时序部件中的值只有在时钟翻转的边沿才会发生
变化。
选择上跳沿或下跳沿作为有效边沿。
3. 组合逻辑、状态部件与时钟的关系
传输时间T：信号从状态部件1出发，经过组合逻
shamt——无用； funct——ALU指令的运算函数码字段，用IR[funct]或 IR[5:0]表示。

▲
10/78
4.2 关于模型机
I类型
6 操作码 31:26


5
5
16
rs
25:21
rt
20:16
adr
15:0
rs——基址寄存器字段，用IR[rs]或IR[25:21]表示。
adr——偏移量字段，用IR[adr]或IR[15:0]表示。 rs和adr用于计算访存有效地址或分支目标地址。
两个输出端RD1（Read Data）和RD2

分别给出所读出的寄存器单元（其地址分别由RR1和RR2 给出）的数据。

寄存器组只有一个控制信号RegWrite（写寄存器）。当且仅当 对寄存器组进行写入操作时，RegWrite才有效。 RR1、RR2和WR的宽度都是5位，WD、RD1和RD1的宽度都 是32位。
16/78


▲
4.4 实现MIPS的一个基本方案
4.4.1 构建基本的数据通路
1. 有两种典型的数据通路组织方式
基于总线的结构
减少信号线的数量，但性能不如直接连接方式。
直接连接
（我们选择直接连接的结构）
2. 构建数据通路要用到的一些基本构件
▲
17/78
RegWrite DMRead RR1 RR2 RD 寄存器号 Reg WR 数据 DMWrite DA：地址 WD：写入的数据 RD：读出的数据 （c）数据存储器 RR1、RR2：读操作的地址 RD1、RD2：读出的数据 WR：写操作的地址 WD：写入的数据 （d）通用寄存器组 WD RD2

包含状态的部件（时序电路 ）

状态部件的当前输出是前一个时钟周期写进去的值。
▲
13/78
4.3 逻辑设计的约定和定时方法

状态部件至少包括两个输入和一个输出。
两个输入：

要写入部件的值 时钟：确定何时进行写入
2. 约定
用“有效”表示信号线上的值为逻辑值“1”， 用“无效”表示逻辑值“0”。



▲
28/78
4.4 实现MIPS的一个基本方案
PC＋4
0 M U X 1
至 PC
IR[rs] 指令

▲
21/78
4.4 实现MIPS的一个基本方案
ALU

输入：两个32位的数据 输出ALUo：两个数据进行运算的结果（32位） 进行多种算术逻辑运算，由控制信号ALUCtrl（4位）确 定进行什么操作。
加法器
把两个输入的数据相加，把结果放到输出端SUM。
符号位扩展部件
用于把16位的数据按符号扩展为32位的数据。
程可能需要多步操作，控制器将为之形成完成该 指令功能所需要的操作控制信号。执行完毕后， 回到取指令阶段，去取下一条指令。如此反复， 直到整个程序执行完。