计算机组成原理之存储扩展及地址译码
计算机组成原理第三章习题课
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RAM：1K×4位—>1K×8位
D7－D0
D7－D4 RAM1 1K×4 CS CS
D3－D0 RAM2 1K×4 CS
A9－A0 A9－A0
A9－A0
2、字存储容量扩展
• 增加地址线，使得存储器单元数增加 • 连接方式：三组信号线中
– 地址总线和数据总线公用 – 多余的地址线用来片选
1、20位地址，32位字长
（2）由512K×8位的芯片构成，需要多少片 存储器：1M×32位 512K →1M：说明有容量扩展 8位→32位：说明有字长扩展 8 →32 需要： (1M/512K)×(32位/ 8位) ＝ 2×4 ＝8
1、20位地址，32位字长
（3）需要多少位地址作为芯片选择 512K×8位→1M×32位 芯片选择只和地址线相关 512K＝2 512K 219，即有19根地址线 19 1M ＝220，即有20根地址线 多余的一根地址线一定是做片选的 ∴需要1根地址线作为片选
3、16K×8位—>64K×32位
RAM1 RAM2 RAM3 RAM4 CS CS CS CS
字长扩展 16K×8位—>16K×32位
16K×32位 16K×32位 16K×32位
容量扩展 16K×32位—>64K×32位
A15 A14 A13－A0
3、16K×8位—>64K×32位
错误： 1、只看到了A13－A0，缺少A15、A14 2、数据总线、地址总线，一定要标明起止符 号，例如A13－A0， D7－D0 3、三组信号线要全部标明
7. 某机器中，已知配有一个地址空间为(0000—1FFF)16 的ROM区域，现在用一个 用一个SRAM芯片（8K×8位）形 芯片（ × 位 用一个 芯片 成一个16K×16位的 位的RAM区域 区域，起始地址为（2000） 成一个 × 位的 区域 16 。假设SRAM芯片有CS和WE控制端，CPU地址总 线A15-A0 ，数据总线为D15-D0 ，控制信号为R / W （读 / 写），MREQ（当存储器读或写时，该信号 指示地址总线上的地址是有效的）。 分析：一个RAM区，一个ROM区 RAM ROM 其中RAM需要容量扩展 由8K×8位芯片构成1—>16K×16位（容量扩展） 共需要4片芯片，每两片构成8K×16位单元 字长扩展不改变地址分配，容量扩展才会改变
计算机组成原理
计算机组成原理题型：一、填空题（每空2分，共20分）1.为了能实现按地址访问的方式，主存中必须配置两个寄存器MAR和MDR。
其中MAR是存储器地址寄存器寄存器用来存放欲访问的存储单元的地址，MDR是存储器数据寄存器。
2.计算机的更新换代，主要集中体现在组成计算机的基本电路的电子元件上。
3.总线按连接部件的不同，可以分为片内总线、系统总线和通信总线。
其中，系统总线是指CPU、主存、I/O设备各大部件之间的信息传输线。
4.系统总线按传输信息的不同，可以分为：数据总线、控制总线、地址总线三类。
5.总线通信控制有四种方式，分别为：同步通信、异步通信、半同步通信、分离式通信。
6.完成一次总线操作的时间称为总线周期，可分为申请分配阶段、寻址阶段、传数阶段、结束阶段四个阶段。
7.异步通信的应答方式可分为不互锁、半互锁和全互锁三种类型8.在存储系统层次结构中，缓存－主存层次主要解决的问题是CPU和主存速度不匹配的问题。
主存－辅存层次主要解决的问题是存储系统的容量问题。
9.动态RAM中，刷新是按行进行的。
刷新方式有三种方式，即：集中刷新、分散刷新和异步刷新。
10.存储容量的扩展方法中，字扩展是指增加存储器字的数量，位扩展是指增加存储字长。
11.由主存地址映射到Cache地址称为地址映射。
地址映射的方法主要有直接映射、全相联映射、组相联映射。
12.一般中断服务程序的流程分四大部分：保护现场、中断服务、恢复现场和中断返回。
13.把符号“数字化”的数称为机器数。
机器数主要有原码、反码、补码和移码。
14.已知[x]补=1.1001，则[x]原= 1.0111 。
已知[x]补=0,1111，则[x]原= 0.1111 。
15.指令寻址分为顺序寻址和跳跃寻址两种。
16.指令是由操作码和地址码两部分组成的。
1.电子计算机的算术逻辑单元、控制单元及主存储器合称为C 。
A．CPU B．ALU C．主机 D．ACC2.用以指定待执行指令所在地址的是 C 。
《计算机组成原理》第7章：存储系统
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7.1 存储系统概论
所谓速度，通常用存取时间(访问时间)和存取周期 来表示。存取时间是指从启动一次存取操作到完成 该操作所经历的时间；存取周期是指对存储器进行 连续两次存取操作所需要的最小时间间隔。由于有 些存储器在一次存取操作后需要有一定的恢复时间， 所以通常存取周期大于或等于取数时间。单位容量 的价格是指每位的价格。数据传输率是指在单位时 间内可以存取的二进制信息的位数，在数值上等于 存储器总线宽度除以存取周期，所以又可称为存储 器总线带宽或频宽。除此之外，存储器件还有一个 十分重要的性能，就是它是否是挥发性的。
图7-6 2114的读/写周期波形图
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7.2.2 静态MOS RAM芯片举例
4. 静态存储器的组织 1)位扩展
图7-7 位扩展连接方式
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性 能 存储信息 破坏性读出 需要刷新 行列地址 运行速度
SRAM 触发器 否 否 同时送 快 电容 是 需要 分两次送 慢
DRAM
集成度
发热量 存储成本
低
大 高
高
小 低
表7-1 静态存储器和动态存储器性能比较
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7.2 主 存 储 器
7.2.1 7.2.2 7.2.3 7.2.4 7.2.5 7.2.6 7.2.7
基本概念 静态MOS RAM芯片举例 动态MOS RAM 2164芯片 动态MOS RAM 4116芯片 动态RAM的刷新 只读存储器举例 主存储器与CPU的连接
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7.2.2 静态MOS RAM芯片举例
3. 读写时序 为了使芯片正常工作，必须按所要求的时序关系 提供地址信息、数据信息和有关控制信号，2114 的读/写周期波形图如图7-6所示。 1) 读周期 2) 写周期
计算机组成原理8
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执行步骤所需的控制信号
分支 取指令 操作 PCMAR, PC+1, read MDRIR R1Y ADD 操作 LOAD 操作 R2+YZ ZR3 IRMAR, read MDRR1 STORE 操作 IRMAR R1MDR, write PCY JMP 操作 IR+YZ ZPC
计算机组成原理 6
时序产生器
多级时序的概念 (1)指令周期:在时序系统中通常不为指令周期设置时间标志 信号,因而也不将其作为时序的一级. (2)机器周期:设置一组周期状态触发器,以标志不同的机器周 期.任一时刻只允许其中的一个触发器为1,表明CPU当前处在 哪个机器周期. (3)时钟周期:一个时钟周期内完成一步基本操作. (4)时钟脉冲信号:作为时序系统的基本定时信号. 多级时序信号之间的关系: 指令周期不作为时序的一级,下图反映了机器周期、 时钟周期、时钟脉冲三级时序信号的关系。 通常硬布线逻辑使用三级时序系统。 微程序控制逻辑使用两级时序系统
计算机组成原理 7
一个指令周期 机器周期M1
机器周期M2
机器周期M3 时钟周期T1 时钟周期T2 时钟周期T3 时钟脉冲CLK
计算机组成原理
三级时序信号间的关系
8
时序产生器的主要逻辑电路
T4 T1 T2 T3
Q C1 D +5V
Q C2 CP
Q D
Q C3 CP
Q D
Q CP
R
2
Q D
3
φ
脉冲源
计算机组成原理
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控制器的逻辑表达式
PC+1 = T1 PCin = T5*JMP PCout = T1 + T3*JMP Yin = T3*(ADD + JMP) Add = T4*(ADD + JMP) Zin = T4*(ADD + JMP) Zout = T5*(ADD + JMP) END = T5*(ADD + JMP) ...
计算机组成原理部分答案
计算机组成原理部分答案1. 什么是总线判优？为什么需要总线判优？答：总线判优就是当总线上各个主设备同时要求占用总线时，通过总线控制器，按一定的优先等级顺序确定某个主设备可以占用总线。
因为总线传输的特点就是在某一时刻，只允许一个部件向总线发送信息，如果有两个以上的部件同时向总线发送信息，势必导致信号冲突传输无效，故需用判优来解决。
1. 什么是总线通信控制？为什么需要总线通信控制？答：总线通信主要解决双方如何获知传输开始和传输结束，以及通信双方如何协调配合。
因为总线时众多部件共享的，在传送时间上只能用分时方式来解决，所以通信双方必须按某种约定的方式进行通信。
1. 什么是总线标准？为什么要制定总线标准？答：总线标准是国际公布或推荐的互联各个模块的标准，这个标准为各模块互联提供一个标准界面（接口），这个界面对两端的模块都是透明的，即界面的任一方只需根据总线标准的要求来完成自身一方接口的功能，而不必考虑对方与界面的接口方式。
制定总线标准使系统设计简化，便于模块生产批量化，确保其性能稳定，质量可靠，实现可移化，便于维护等，较好的解决了系统、模块、设备与总线之间不适应、不通用及不匹配等问题。
1.计算机中采用总线结构有何优点？答：计算机中采用总线结构便于故障诊断与维护，便于模块化结果设计和简化系统设计，便于系统扩展和升级，便于生产各种兼容的软、硬件。
1. 串行传输和并行传输有何区别？各应用于什么场合？答：串行传输是指数据在一条线路上按位依次进行传输，线路成本低，但速度慢，适合于远距离的数据传输。
并行传输是每个数据位都有一条独立的传输线，所有的数据位同时传输，其传输速度快、成本高，适应于近距离、高速传输的场合。
1. 存储芯片内的地址译码有几种方式？试分析它们各自的特点及应用场合。
答：存储芯片内的地址译码有两种方式，一种是线选法，适用于地址线较少的芯片。
其特点是地址信号只须经过一个方向的译码就可以选中某一存储单元的所有位。
计算机组成原理
计算机组成原理—学习总结计算机概述计算机的基本组成:•存储器:实现记忆功能的部件用来存放计算程序及参与运算的各种数据•运算器:负责数据的算术运算和逻辑运算即数据的加工处理•控制器:负责对程序规定的控制信息进行分析,控制并协调输入,输出操作或内存访问•输入设备:实现计算程序和原始数据的输入•输出设备:实现计算结果输出组成的联系:•图一计算机的工作过程:•用户打开程序•系统把程序代码段和数据段送入计算机的内存•控制器从存储器中取指令•控制器分析,执行指令,为取下一条指令做准备•取下一条指令,分析执行,如此重复操作,直至执行完程序中全部指令,便可获得全部指令冯·诺依曼机制:•程序存储•采用2进制计算机系统的体系结构:•图二数据概述数据信息的两种基本方法:•按值表示:要求在选定的进位制中正确表示出数值，包括数字符号，小数点正负号•按形表示:按一定的编码方法表示数据信息的存储单位:• 1KB=2^10B=1024Byte• 1MB=2^20B=1024KB• 1GB=2^30B=1o24MB• 1TB=2^40B=1024GB浮点表示法:公式:N=2^(+-e)*(+-s)说明:•E为阶码它是一个二进制正整数•阶符（Ef）E前的+—为阶码的符号•S称为尾数它是一个二进制正小数•尾符（Sf）S前的+—为尾数的符号•“2”是阶码E的底线R进制表示法:计算机中常用的进制数的表示:进位制二进制八进制十进制十六进制规则逢二进一逢八进一逢十进一逢十六进一基数R=2R=8R=10R=16数码 0、10…70…90…F权2^i 8^i 10^i16^i形式表示 B Q D H 不同进制之间的转化:•十进制与R进制转换:十进制转R进制:整数的转化:“采用除R取余法”，从最后一次除得余数读取.小数部分的转化:“采用乘R取整数”将所得小数从第一次乘得整数读起，就是这个十进制小数所对应的R进制小数R进制转十进制:使用权相加，即将各位进制数码与它对应的权相乘，其积相加，和数即为该R进制数相对应的十进制数•二进制，八进制，十六进制转化:•（二进制八进制）“三位并一位”•（八进制二进制）“一位拆三位”•（二进制十六进制）“四位并一位”•（十六进制二进制）“一位拆四位”•（十六进制八进制）“一位拆两位”•（八进制十六进制）“二位并一位”原码,反码,补码,BCD码:二进制的原码,反码及补码:•真值:一个数的正号用“+”表示,负号用“—”表示,即为该数真值•机器数:以0表示整数的符号,用1表示负数的符号,并且每一位数值也用0,1表示,这样的数叫机器数也叫机器码•原码:数的原码表示在机器中用符号位的0和1表示数的正负号,而其余表示其数本身•反码:•对于正数其反码与原码相同•对于负数其反码与原码的符号位不变数值各位取反即0变1,1变0•补码:•对于正数其补码与原码相同•对于负数补码与原码的符号位不变,数值各位取反,末尾加1原码,反码,补码之间的关系:BCD码:(二→十进制) 用思维二进制代码对一位十进制数进行编码例：(931)10=(1001 0011 0001)2BCD奇偶校验码:0000000001000001000100010 000112001000100 001013001100111 001104010001000 01001二进制四则运算:运算规则:•加法规则:0+0=0;0+1=1+0=1 1+1=1•减法规则:0-0=0;1-0=1;1-1=0;0-1=1•乘法规则:0*0=0;0*1=1*0=0;1*1=1•除法规则:0∕1=0;1∕1=1运算公式:•【X】补+【Y】补=【X+Y】补•【X-Y】补=【X+(-Y)】补=【X】补+【-Y】补逻辑运算:•定义:实现了逻辑变量之间的运算•分类:•逻辑加法(‘或’运算)•逻辑乘法(‘与’运算)•逻辑否定(‘非’运算)逻辑运算:•‘或’:•运算规则:0∪0=0;0∪1=1;1∪0=1;1∪1=1【1—真,0—假】•运算式:C=A∪B 或C=A+B(只有决定某一事件条件中有一个或一个以上成立,这事件才能发生)•‘与’:•运算规则:0∩0=0;0∩1=0;1∩0=0;1∩1=1•运算式:C=A∩B 或C=A－B 或C=A*B(只有决定某一事件的所有事件全部具备,这事才能发生)•‘非’:•运算规则:ō = 1;ī = 0•运算式:C=A(当决定某一事件的条件满足时,事件不发生,反之事件发生)•‘异或’:•运算规则:0异或0=0;0异或1=1;1异或0=1;1异或1=0•运算式:C=A异或B【相同为0,不同为1】逻辑代数常用公式•0-1律:A+0=A;A*0=0•重叠律:A+1=1;A*1=A;A+A=1;A*A=A•互补律:A*(!A)=0;A+(!A)=1•又拾律:!(!A)=A•交换律:A+B=B+A;A*B=B*A•结合律:A+(B+C)=(A+B)+C;A*(B*C)=(A*B)*C•分配率:A*(B+C)=A*B+A*C;A+(B*C)=(A+B)*(A+C)•摩尔定律:!(A+B)=(!A)*(!B);!(A*B)=(!A)+(!B)总线定义:连接计算机各部件之间或各计算机直接的一束公共信息线,它是计算机中传送信息代码的公共途径特点:•同一组总线在同一时刻只能接受一个发送源,否则会发生冲突•信息的发送则可同时发送给一个或多个目的地分类:•传送分类•串行总线二进制各位在一条线上是一位一位传送的•并行总线一次能同时传送多个二进制位数的总线•信息分类•数据总线在中央处理器与内存或I/0设备之间传送数据•地址总线用来传送单元或I/O设备接口信息•控制总线负责在中央处理器或内存或外设之间传送信息•对象位置分类•片内总线指计算机各芯片内部传送信息的通道<I^2C总线,SPL总线,SCI总线> •外部总线微机和外部设备之间总线用了插件板一级互连<ISA总线,EISA总线,PCI 总线>•系统总线微机中各插件与系统板<USB总线,IEEE-488总线,RS-485总线,RS-232 -C总线>总线标准依据:物理尺寸,引线数组,信号含义,功能和时序,工作频率,总线协议中央处理器运算器组成:•算术逻辑单元(ALU)•通用寄存器组(R1 ~Rn)•多路选择器(Mn)•标志寄存器(FR)控制器组成:•时标发生器(TGU)•主脉冲振荡器(MF)•地址形成器(AGU)•程序计数器(PC)•指令寄存器(IR)•指令译码器(ID)总线:•数据总线(DBUS)•地址总线(ABUS)•控制总线(CBUS)CPU运行原理图:CPU主要性能指标:•主频:CPU内部工作的时钟频率,是CPU运算时工作频率•外频:主板上提供一个基准节拍供各部件使用,主板提供的节拍成为外频•信频:CPU作频率以外频的若干倍工作,CPU主频是外频的倍数成为CPU的信频,这CPU 工作频率=信频*外频•基本字长:CPU一次处理的二进制数的位数•地址总线宽度:地址总线宽度(地址总线的位数)决定了CPU可以访问的存储器的容量,不同型号的CPU总线宽度不同,因而使用的内存的最大容量也不一样•数据总线宽度:数据总线宽度决定了CPU与内存输入∕输出设备之间一次数据传输的信息量存储器定义:计算机存储是存放数据和程序的设备分类:•主存储器:也称内存,存储直接与CPU交换信息,由半导体存储器组成•辅助存储器:也称外存,存放当前不立即使用的信息,它与主存储器批量交换信息,由磁带机,磁带盘及光盘组成存储层次:内存与外存的比较:主存辅存类型ROM RAM软盘硬盘光盘造价高高低++低低+速度快快慢++慢慢+容量小+小———断电有无有有有主存:功能:主存储器是能由CPU直接编写程序访问的存储器,它存放需要执行的程序与需要处理的数据,只能临时存放数据,不能长久保存数据组成:•存储体(MPS):由存储单元组成（每个单元包含若干个储存元件,每个元件可存一位二进制数）且每个单元有一个编号,称为存储单元地址（地址）,通常一个存储单元由8个存储元件组成•地址寄存器(MAR):由若干个触发器组成,用来存放访问寄存器的地址,且地址寄存器长度与寄存器容量相匹配（即容量为1K,长度无2^10=1K）•地址译码器和驱动器•数据寄存器(MDR):数据寄存器由若干个触发器组成,用来存放存储单元中读出的数据,或暂时存放从数据总线来的即将写入存储单元的数据【数据存储器的宽度（w）应与存储单元长度相匹配】主要技术指标:•存储容量:一般指存储体所包含的存储单元数量（N）•存取时间(TA):指存储器从接受命令到读出∕写入数据并稳定在数据寄存器（MDP）输出端•存储周期(TMC):两次独立的存取操作之间所需的最短时间,通常TMC比TA长•存取速率:单位时间内主存与外部（如CPU）之间交换信息的总位数•可靠性:用平均故障间隔时间MTBF来描述,即两次故障之间的平均时间间隔高速缓冲存储器:定义:高速缓冲存储器是由存取速率较快的电路组成小容量存储单元,即在内存的基础上,再增加一层称为高速缓冲存储器特点:比主存快5 ~10倍虚拟存储器:它是建立在主存-辅存物理结构基础之上,由附加硬件装置及操作系统存储管理软件组成的一种存储体系,它将主存与辅存的地址空间统一编址,形成一个庞大的存储空间,因为实“际上CPU只能执行调入主存的程序,所以这样的存储体系成为“虚拟存储器”ROM与RAMRAM(随机存储器)可读出,也可写入,随机存取,意味着存取任一单元所需的时间相同,当断电后,存储内容立即消失,称为易失性ROM(只读存储器)•定义:ROM一旦有了信息,不易改变,结构简单,所以密度比可读写存储器高,具有易失性•分类:•固定掩模型ROM（不能再修改）•PROM可编程之读存储器（由用户写入,但只允许编程一次）•EPROM可擦除可编程只读存储器(可用紫外线照射擦除里面内容)•E2PROM电擦除可编程只读存储器（由电便可擦除里面内容）辅存(硬盘)说明:是以铝合金圆盘为基片,上下两面涂有磁性材料而制成的磁盘优点:体积小,重量轻,防尘性好,可靠性高,存储量大,存取速度快,但多数它们固定于主机箱内,故不便携带,价格也高于软盘性能指标:转速,超频性能,缓存,单碟容量,传输模式,发热量,容量,平均等待时间硬盘组成图:注意:在整颗磁碟的第一个磁区特别的重要,因为他记录了整颗磁碟的重要资讯！磁碟的第一个磁区主要记录了两个重要的资讯,分别是：•主要启动记录区(Master Boot Record, MBR)：可以安装启动管理程序的地方,有446 byt es<MBR是很重要的,因为当系统在启动的时候会主动去读取这个区块的内容,这样系统才会知道你的程序放在哪里且该如何进行启动>•分割表(partition table)：记录整颗硬盘分割的状态,有64 bytes磁盘分区表(partition table):利用参考对照磁柱号码的方式来切割硬盘分区！在分割表所在的64 bytes容量中,总共分为四组记录区,每组记录区记录了该区段的启始与结束的磁柱号码. 若将硬盘以长条形来看,然后将磁柱以直条图来看,那么那64 bytes的记录区段有点像底下的图示：上图中我们假设硬盘只有400个磁柱,共分割成为四个分割槽,第四个分割槽所在为第301到400号磁柱的范围.由於分割表就只有64 bytes而已,最多只能容纳四笔分割的记录, 这四个分割的记录被称为主要(Primary)或延伸(Extended)分割槽. 根据上面的图示与说明,我们可以得到几个重点资讯：•其实所谓的『分割』只是针对那个64 bytes的分割表进行配置而已！•硬盘默认的分割表仅能写入四组分割资讯<主要分割与扩展分配最多可以有四条(硬盘的限制)>•这四组分割资讯我们称为主要(Primary)或延伸(Extended)分割槽•扩展分配最多只能有一个(操作系统的限制)•逻辑分割是由扩展分配持续切割出来的分割槽,如果扩展分配被破坏,所有逻辑分割将会被删除•能够被格式化后,作为数据存取的分割槽为主要分割与逻辑分割.扩展分配无法格式化•分割槽的最小单位为磁柱(cylinder)•逻辑分割的数量依操作系统而不同,在Linux系统中,IDE硬盘最多有59个逻辑分割(5号到63号), SATA硬盘则有11个逻辑分割(5号到15号)•当系统要写入磁碟时,一定会参考磁盘分区表,才能针对某个分割槽进行数据的处理总结:•扇区(Sector)为最小的物理储存单位，每个扇区为512 bytes；•将扇区组成一个圆，那就是磁柱(Cylinder)，磁柱是分割槽(partition)的最小单位；•第一个扇区最重要，里面有：(1)主要启动区(Master boot record, MBR)及分割表(partitio n table)，其中MBR 占有446 bytes，而partition table 则占有64 bytes。
计算机组成原理自学笔记
计算机组成原理(计组)计算机分类：电子模拟计算机、电子数字计算机（电脑）数字计算机：专用计算机、通用计算机通用计算机：巨型机、大型机、中型机、小型机、微型机、单片机通用计算机：超级计算机、大型机、服务器、工作站、微型机、单片机计算机的硬件存储单元：保存一个数的16个寄存器为一个存储单元指令形式：操作码+地址码控制器的取指周期、执行周期字节：8个位字：一个以上字节，字节的整数倍，常见的有2个字节的，其长度称为字长计算机的发展：电子管、晶体管、小规模集成电路、大型集成电路、举行集成电路19世纪开始计算机软件计算机程序：系统程序、应用程序系统程序：各种服务性程序、语言程序、操作系统、数据库管理系统计算机程序：目的程序、汇编程序、源程序源程序翻译系统：编译系统、解释系统操作系统：批处理、分时、网络、实时计算机系统多级：微程序设计级、一般机器、操作系统级、汇编语言级、高级语言级运算方法和运算器数据表示：定点格式、浮点格式浮点数=阶符+阶码+数符+尾数整数转二进制除2，小数转二进制乘2十进制数串：字符串形式、压缩十进制数串形式另外还可以自定义数据：标识符数据表示、描述符数据表示标识符数据=标识符+数据描述符数据=描述符标识+特征标记+数据块长度+数据块起始地址机器码：原码、补码、反码、移码原码有+0和-0之分，即0000 和10000的补码只有一种形式反码也有+0和-0之分，即0000和1111[][]n2－ｘ＝ｘ＋补反移码的符号位与前三种相反，0表示负，1表示正主要采用补码，移码主要用来表示阶码ASII码由七位加一位偶校验码组成汉字的编码：1、汉字输入编码：数字编码、拼音编码、字形编码2、汉字内部处理：内码3、汉字输出：字模码从[ｙ]补求[－ｙ]补的法则是：对[ｙ]补包括符号位“求反且最末位加1”,即可得到[－ｙ]补上溢与下溢，同号的相加才可能溢出采用双符法表示溢出：01、10均为溢出行波进位加减器流水式阵列乘法器为并行乘法器原码乘法有两种：直接原码乘法，带求补的间接原码乘法器间接原码乘法，符号求补的阵列乘法器：当输入都是不带符号时，输入输出都不需要求补，而当输入是带符号时，输入两数求补，乘积结果求补再输出补码乘法的符号位参与运算，原码的符号的则要分开运算。
《计算机组成原理》第三章课后题参考答案
第三章课后习题参考答案1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。
如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）组成64K×32位存储器需存储芯片数为N=（64K/16K）×（32位/8位）=16（片）每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；所以采用分散式刷新方式：设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为tMAXt MAX＝15.5×2－0.5＝30.5 (μS)对全部存储单元刷新一遍所需时间为tRt R＝0.5×128=64 (μS)4．有一个1024K×32位的存储器，由128K×8位DRAM芯片构成。
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.WE D7～D0
__ CS A13～A0
16K×8 ___ WE D7～D0
在同一时间内 4个芯片中最多只有一个芯片被选中。
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2.字扩展（续）
芯片编号 SRAM芯片＃0 SRAM芯片＃1 SRAM芯片＃2 SRAM芯片＃3
A15 A14 00 01 10 11
A13 A8 … A0
? I/O和读写电路包括读出放大器、写入电路和读写控 制电路，用以完成被选中存储单元中各位的读出和 写入操作。
4
4.1.2主存储器的存储单元
? 位是二进制数的最基本单位，也是存储器存储信 息的最小单位。一个二进制数由若干位组成，当 这个二进制数作为一个整体存入或取出时，这个 数称为存储字。存放存储字或存储字节的主存空 间称为存储单元或主存单元，大量存储单元的集 合构成一个存储体，为了区别存储体中的各个存 储单元，必须将它们逐一编号。存储单元的编号 称为地址，地址和存储单元之间有一对一的对应 关系。
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位扩展连接举例
地
… 址 A0
总 线 A15
数 D0
据 总
…ห้องสมุดไป่ตู้
线
D7
..1
64K×1
2..
I/O
3 ..
I/O
4 ..
I/O
5 ..
I/O
6 ..
I/O
7 ..
I/O
8 ..
I/O
__ _C_S_ WE
等效为
I/O
A15 ～A 0
64K×8 芯片组
__ CS
........
D7 ～D0
___ WE
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⑴ 译码和译码器
? 译码：将某个特定的“编码输入”翻译为 唯一一个“有效输出”的过程
? 译码器件：
? 采用门电路组合逻辑进行译码 ? 采用集成译码器进行译码，常用的器件
有：
? 2-4 （4 选 1）译码器74LS139 ? 3-8 （8 选 1）译码器74LS138 ? 4-16 （16 选 1）译码器74LS154
A9～A0 00…00 00…01 00…10
… 11…01 11…10 11…11
（16进制表示） 000H 001H 002H … 3FDH 3FEH 3FFH
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2.存储芯片片选端的译码
?存储系统常需要利用多个存储芯片进行容量的扩充，也就是 扩充存储器的地址范围
?这种扩充简称为“地址扩充”或“字扩充” ?进行“地址扩充”时，需要利用存储芯片的片选端来对存储
芯片（芯片组）进行寻址 ?通过存储芯片的片选端与系统的高位地址线相关联来实现对
存储芯片（芯片组）的寻址，常用的方法有： ? 全译码——全部高位地址线与片选端关联（参与芯片译码） ? 部分译码——部分高位地址线与片选端关联（参与芯片译 码） ? 线选法——某根高位地址线与片选端关联（参与芯片译码） ? 片选端常有效——无高位地址线与片选端关联（不参与芯 片译码）
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字和位同时扩展连接举例
字和位同时扩展连接举例
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地址译码介绍
1.存储芯片地址线的连接
? 芯片的地址线通常应全部与系统的 低位地址总线相连
? 寻址时，这部分地址的译码是在存 储芯片内完成的，我们称为“片内 译码”
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片内译码
存储芯片
地址线 A9～A0
存储单元
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片内译码
片内10 位地址译码 10 位地址的变化： 全0~全1
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? 2.存取速度（续） ? ⑵ 存取周期Tm ? 存取周期又可称作读写周期、访内周期，是指主
存进行一次完整的读写操作所需的全部时间，即 连续两次访问存储器操作之间所需要的最短时间。 显然，一般情况下， Tm＞Ta。这是因为对于任何 一种存储器，在读写操作之后，总要有一段恢复 内部状态的复原时间。对于破坏性读出的 RAM， 存取周期往往比存取时间要大得多，甚至可以达 到Tm=2Ta ，这是因为存储器中的信息读出后需要 马上进行重写（再生）。
CE 27256
EPROM
A14～A0 D7～D0
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地址重复
? 1个存储单元具有多个存储地址的现象 ? 原因：有些高位地址线没有用、可任意 ? 使用地址：出现地址重复时，常选取其
中既好用、又不冲突的一个“可用地址” ? 例如：00000H～07FFFH ? 选取的原则：高位地址全为0的地址
高位地址译码才更好
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? 2.存取速度（续） ? ⑶ 主存带宽Bm ? 主存的带宽又称为数据传输率，表示每秒从主存
进出信息的最大数量，单位为字每秒或字节每秒 或位每秒。目前，主存提供信息的速度还跟不上 CPU处理指令和数据的速度，所以，主存的带宽 是改善计算机系统瓶颈的一个关键因素。为了提 高主存的带宽，可以采取的措施有： ? 缩短存取周期； ? 增加存储字长； ? 增加存储体。
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? 3.可靠性
? 可靠性是指在规定的时间内，存储器无故障读写 的概率。通常，用平均无故障时间 MTBF来衡量 可靠性。
? 4.功耗
? 功耗是一个不可忽视的问题，它反映了存储器件 耗电的多少，同时也反映了其发热的程度。通常 希望功耗要小，这对存储器件的工作稳定性有好 处。大多数半导体存储器的工作功耗与维持功耗 是不同的，后者大大地小于前者。
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译码的概念
N 位编码输入
译 码 器
2N 位译码输出
唯一有效的输出 其余均无效
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译码器74LS138的功能表
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⑵ 全译码
? 所有的系统地址线均参与对存储单元的译码寻址 ? 包括低位地址线对芯片内各存储单元的译码寻址
（片内译码），高位地址线对存储芯片的译码寻 址（片选译码） ? 采用全译码， 每个存储单元的地址都是唯一的 ， 不存在地址重复 ? 译码电路可能比较复杂、连线也较多
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4.1.2主存储器的存储单元（续）
? PDP-11机是字长为16位的计算机，主存按 字节编址，每一个存储字包含2个单独编址 的存储字节，它被称为小端方案，即字地 址等于最低有效字节地址，且字地址总是 等于2的整数倍，正好用地址码的最末1位 来区分同一个字的两个字节。
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4.1.3主存储器的主要技术指标
所需芯片数为： ? 64K×8/16K×8=4片
0000H 3FFFH 4000H 7FFFH
D7
D0
16K? 8
16K? 8 ......
C000H FFFFH
16K? 8
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2.字扩展（续）
? CPU将提供16根地址线、8根数据线与存储 器相连；而存储芯片仅有14根地址线、8根 数据线。四个芯片的地址线A13～A0、数 据线D7～D0及读写控制信号/WE都是同名 信号并联在一起；高位地址线A15、A14经 过一个地址译码器产生四个片选信号/CS， 分别选中四个芯片中的一个。
4、存储系统和结构
? 存储系统是由几个容量、速度和价格各 不相同的存储器构成的系统。设计一个 容量大、速度快、成本低的存储系统是 计算机发展的一个重要课题。本节重点 数据在主存中的存放方法和主存储器容 量的各种扩展方法。
1
4.1主存储器的组织
? 主存储器是整个存储系统的核心，它用来 存放计算机运行期间所需要的程序和数据， CPU可直接随机地对它进行访问。
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全译码示例
A16 IO/-M
E3 E2
138
A19
A18
E1
A17
Y6
A15
C
A14
B
A13
A
A12～A0
2764 CE
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全译码示例 ——地址分析
A19A18A17A16A15A14 A13 0001110
A12～A0 全0
地址范围 1C000H
0001110
全1
1DFFFH
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⑶ 部分译码
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地址扩充（字扩充）
0000000001
A19～A10
译 码
0000000000
片选端
高位地址线
器
-CE
-CE
低位地址线
（1）
A9～A0 D7～D0
（2）
A9～A0 D7～D0
A9～A0 D7～D0
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片选端常有效
A19～A15 A14～A0
片选端常有效 与A19～A15 无关
? ? ? ? ? 全0～全1
要在字数方向和位数方向上同时扩展，这
将是前两种扩展的组合，实现起来也是很
容易的。
例：用 8K×4芯片组成 16K×8存储器
D7 D4 D3 D0
0000H 8K? 4
1FFFH
8K? 4
2000H
8K?4 8K?4 3FFFH
扩展条件： 目标容量为 M字×N位，存储器芯片容量为 m字×n位，M>m ，N>n，则需要的存储器芯片数＝ （M/m） ×（N/n）
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4.2主存储器的连接与控制
? 由于存储芯片的容量有限的，主存储器 往往要由一定数量的芯片构成的。而由 若干芯片构成的主存还需要与CPU连接， 才能在CPU的正确控制下完成读写操作。
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4.2.1主存容量的扩展
? 要组成一个主存，首先要考虑选片的问题， 然后就是如何把芯片连接起来的问题。根 据存储器所要求的容量和选定的存储芯片 的容量，就可以计算出总的芯片数，即总 片数＝
2
4.1.1主存储器的基本结构
? 主存通常由存储体、地址译码驱动电路、 I/O和读写电路组成。
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4.1.1主存储器的基本结构（续）
? 存储体是主存储器的核心，程序和数据都存放在存 储体中。
? 地址译码驱动电路实际上包含译码器和驱动器两部 分。译码器将地址总线输入的地址码转换成与之对 应的译码输出线上的有效电平，以表示选中了某一 存储单元，然后由驱动器提供驱动电流去驱动相应 的读写电路，完成对被选中存储单元的读写操作。