谈VHDL Verilog的可综合性以及对初学者的一些建议
VHDL编程的一些心得体会（共五则）
VHDL编程的一些心得体会（共五则）第一篇：VHDL 编程的一些心得体会VHDL 是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit)Hardware Description Language。
与另外一门硬件描述语言 Verilog HDL 相比，VHDL 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL 具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。
但是，VHDL 是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL 的设计者而言，经常会因某些小细节处理不当导致综合无法通过。
为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。
一．关于端口VHDL 共定义了5 种类型的端口，分别是In, Out,Inout, Buffer 及 Linkage，实际设计时只会用到前四种。
In 和 Out 端口的使用相对简单。
这里，我们主要讲述关于 buffer和inout 使用时的注意事项。
与 Out 端口比，Buffer 端口具有回读功能，也即内部反馈，但在设计时最好不要使用 buffer，因为 buffer类型的端口不能连接到其他类型的端口上，无法把包含该类型端口的设计作为子模块元件例化，不利于大型设计和程序的可读性。
若设计时需要实现某个输出的回读功能，可以通过增加中间信号作为缓冲，由该信号完成回读功能。
双向端口Inout 是四种端口类型中最为特殊的一种，最难以学习和掌握，为此专门提供一个简单程序进行阐述,部分程序如下：...…① DataB<=Din when CE=’1’ and Rd=’0’ else②(others=>’Z’);③ Dout<=DataB when CE=’1’ and Rd=’1’ else④(others=>’1’);… …程序中 DataB 为双向端口，编程时应注意的是，当 DataB 作为输出且空闲时，必须将其设为高阻态挂起，即有类似第②行的语句，否则实现后会造成端口死锁。
verilog和VHDL混合编译仿真
verilog和VHDL混合编译仿真在实际项⽬中，由于项⽬经历了较多的版本更迭或者设计⼈员的技术⽔平限制，有些时候难免有使⽤到verilog的代码和VHDL代码共同存在⼀个项⽬中的情况，那这个时候我们要怎样进⾏混合编译仿真验证呢？这⾥以使⽤vcs⼯具编译verdi查看波形为例：如果我们设计代码是vhdl版本的，但是还想使⽤更⾼级的代码verilog或者systemverilog作为它的顶层tb，并且还想使⽤uvm的组件来搭建更⽅便的验证环境，那么整个环境的编译和执⾏过程如下：1.需要准备的软件vcs-mx和verdi，其中vcs-mx版本会有vlogan和vhdlan两个编译程序2.开始编译编译vhdl的代码，dut_src.f是vhdl的⽂件列表：vhdlan -nc dut_src.f -l cmp_vhdl.log编译uvm库的sv代码：vlogan -full64 -timescale=1ns/1ps +v2k -sverilog -ntb_opts uvm -l cmp_uvm.log编译我们⾃⼰设计的sv代码和⾃⼰设计的uvm各个组件部分的代码，tb.f是⽂件列表：vlogan -full64 -timescale=1ns/1ps +v2k -sverilog tb.f -ntb_opts uvm -l cmp_verilog.log编译vhdl和verilog各⾃的库⽣成可执⾏⽂件simv：vcs -timescale=1ns/1ps -ntb_opts uvm -top tb_top -debug_access+pp -fsdb -j56 -cm line+fsm+tgl+cond -lint=TFIPC-L +nbaopt +rad +notimingchecks +nospecify +error+30run起来，⽣成波形，其中TC_NAME是传⼊的tc参数：./simv -cm line+fsm+tgl+cond +fsdb+force +fsdbfile+../wave/tb_top.fsdb +UVM_TESTNAME=$(TC_NAME)3.查看波形编译出verdi可以查看的库，使⽤vhdlcom是编译vhdl⽂件的库，vericom是编译verilog⽂件的库vhdlcom -lib my_work dut_src.fvericom -lib my_work -sv tb_top.sv使⽤verdi打开波形⽂件：verdi -lib my_work -top tb_top -ssf tb_top.fsdb。
verilog综合心得
综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。
1、不使用初始化语句。
2、不使用带有延时的描述。
3、不使用循环次数不确定的循环语句，如：forever、while等。
4、尽量采用同步方式设计电路。
5、除非是关键路径的设计，一般不调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
6、用always过程块描述组合逻辑，应在信号敏感列表中列出所有的输入信号。
7、所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
8、在verilog模块中，任务（task）通常被综合成组合逻辑的形式，每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。
9、用户自定义原语（UDP）是不可综合的，它只能用来建立门级元件的仿真模型。
移位运算符：Verilog HDL提供向右（>>）及向左(<<)两种运算符，运算符高位或地位一旦移出即予丢弃，其空缺的位则予以补零。
连续赋值语句（assign）、case语句、if…else语句都是可以综合的initial 语句内若包含有多个语句时，必须以begin end 作聚合；单一的初值赋值，因此并不需以begin end做聚合。
循环（Loops）并不能单独地在程序中存在，而必须在initial和always块中才能使用。
initial过程块中的语句仅执行一次，而always块中的语句是不断重复执行的。
编写顶层模块的注意事项每个端口除了要声明是输入、输出还是双向外，还要声明其数据类型，是连线型（wire）还是寄存器型（reg），如果没有声明则综合器默认为wire型。
1、输入和双向端口不能声明为寄存器型。
2、在测试模块中不需要定义端口。
编写testbentch所归纳的心得module 模块名称；将input 定义为reg;将output定义为wire;引用欲测试的module 别名initial begin设定reg 初始值endalways处理变化值endmodule在always 、initial 过程块内，被赋值的每一个信号都必须定义成寄存器型。
verilog语言的综合与不可综合
Verilog的综合与不可综合综合说明编的代码可以对应出具体的电路，不可综合说明没有对应的电路结构。
不可综合的代码编译通过，只能看到输出，不能实现电路，就是不能用来制作具体的芯片。
一、基本Verilog中的变量有线网类型和寄存器类型。
线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。
二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。
因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。
Assign语句中的延时综合时都将忽视。
2、过程性赋值：过程性赋值只出现在always语句中。
阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。
建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。
过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。
如，时钟控制下的非阻塞赋值综合成flip-flop。
过程性赋值语句中的任何延时在综合时都将忽略。
建议同一个变量单一地使用阻塞或者非阻塞赋值。
3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门4、算术操作符：Verilog中将reg视为无符号数，而integer视为有符号数。
因此，进行有符号操作时使用integer,使用无符号操作时使用reg。
5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。
如：Wire [3:0] A,B;Wire [4:0] C;Assign C=A+B;C的最高位用来存放进位。
6、关系运算符：关系运算符：<,>,<=,>=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。
7、相等运算符：==，！=注意：===和！==是不可综合的。
可以进行有符号或无符号操作，取决于数据类型8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。
verilog中的可综合与不可综合语句
verilog中的可综合与不可综合语句
verilog中可综合语句：input，output，parameter，reg，wire，always，assign，
begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while，repeat（while、repeat循环可综合时，要具有明确的循环表达式和循环条件，for可综合时也要有具体的循环范围），·define
不可综合语句：initial，fork...join，wait，time，display，forever。
保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不能使⽤initial，initial⼀般使⽤在测试程序，做初始化。
（2）不建议使⽤延时，#1，这种只是模拟数字电路中因为布线产⽣的信号延时，不可综合，但也不会报错。
（3）不能使⽤循环次数不确定的函数，但forever在综合设计中禁⽌使⽤，只能使⽤在仿真测试程序中。
（4）尽量使⽤同步电路设计⽅式。
（5）除⾮关键电路设计，⼀般不建议调⽤门级元件进⾏设计，⼀般使⽤⾏为级进⾏设计。
（6）当使⽤always进⾏组合逻辑设计时，敏感列表⾥⾯的要列出所有输⼊信号。
（7）在进⾏时序电路进⾏编写时，采样⾮阻塞赋值。
组合逻辑设计时，采样阻塞赋值，但是不能在同⼀个always语句⾥两种混合使⽤。
（8）为避免产⽣锁存器，if，case要进⾏完整的语句赋值，且case语句中避免使⽤X值,Z值。
使用Verilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明
使用Verilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明综合工具使用synplify pro 7.0仿真工具使用modelsim 5.5e (几个菜单排列与5.6有不同，文中有介绍)布局布线工具及时序仿真模型生成使用maxplusII 10.0一．写在开干之前1．涉及到的文件a．源程序(*.v)用户编写的用于描述所需电路的module (可能有多个文件，多个module相互调用)如果用于综合，则源程序内用于描述的V erilog语言必须是可综合风格的。
否则将只能做功能仿真（前仿真），而不能做综合后的仿真和时序仿真（后仿真）。
b．综合后的V erilog HDL 模型(网表) (*.vm)用综合工具synplify对a 进行综合后生成的电路的V erilog HDL 描述。
由synplify自动生成（必须在Implementation Option —Implementation results选项中选中write mapped verilog netlist后才会生成vm文件）。
此文件用于作综合后的仿真c．布局布线后生成的时序仿真模型(网表) (*.vo)文件使用maxplusII对设计进行布局布线之后，生成的带有布局布线及具体器件延迟特性等参数的电路模型的V erilog HDL描述。
要让maxplusII生成vo文件，必须在maxplusII的compile interface中选中verilog netlist writer。
此文件用于作时序仿真(后仿真)d．测试文件(*.v或*.tf)用户编写的V erilog HDL源程序。
用于测试源程序(a,b,c)中所描述电路。
在测试文件中调用被测试的module，生成被测点路所需的输入信号。
所用V erilog HDL语句不需要是可以综合的，只需语法正确。
如果被测试的模型为a，则对应的仿真为前仿真（功能仿真）如果被测试的模型为b, 则对应的仿真为综合后仿真如果被测试的模型为c, 则对应的仿真为后仿真2．强烈建议a．在写用于综合的源程序时，一个源程序文件里只写一个moduleb．源程序文件名与其内所描述的module名相同（如module myadder 文件名myadder.v）c．为了方便管理文件，为每一个设计都单独创建一个目录，目录内创建source, test子目录分别用于存放源程序（用于综合的）和测试文件。
verilog语句可综合vs不可综合
1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，supply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：1）不使用initial。
2）不使用#10。
3）不使用循环次数不确定的循环语句，如forever、while等。
4）不使用用户自定义原语（UDP元件）。
5）尽量使用同步方式设计电路。
6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
10）不能在一个以上的always过程块中对同一个变量赋值。
verilog之可综合与不可综合
verilog之可综合与不可综合可综合的意思是说所编写的代码可以对应成详细的，不行综合就是所写代码没有对应的电路结构，例如行为级语法就是一种不行综合的代码，通常用于写测试文件。
建立可综合模型时，需注重以下几点：不用法initial不用法10之类的延时语句不用法循环次数不确定的循环语句，如forever，while等不用法用户自定义原语(UDP元件)尽量用法同步方式设计电路用always块来描述组合规律时，应列出全部输入信号作为敏感信号列表，即always@(*)全部的内部寄存器都应当能够被复位，在用法实现设计时，尽量用法器件的全局复位端作为系统的总复位对时序规律描述和建模，尽量用法非堵塞赋值的方式，对组合规律描述和建模，虽然堵塞和非堵塞赋值的方式都可以，但在同一过程快中最好不要同时用法堵塞赋值和非堵塞赋值。
我个人比较推举用堵塞赋值的方式描述组合规律不能在多个always块中对同一个变量举行赋值。
对同一个对象不能既用法非堵塞赋值，又用法堵塞赋值假如不决定让变量生成锁存器，那么必需在用法if语句或case语句时补全全部条件不行综合语句：initial 初始化语句，只能在testbench中用法，不行综合event event在同步testbench时更实用，不能综合real 不支持real数据类型的综合time 不支持time数据类型的综合assign 和 deassign 不支持对reg数据类型赋值的综合，但支持wire类型赋值的综合以开始的延时语句不能被综合verilog是一种硬件描述语言，我们在写verilog 代码时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何说明这个module。
比如在打算是否用法 reg 定义时，要问问自己物理上是不是真正存在这个 register, 假如是，它的clock 是什么? D 端是什么?Q 端是什么?有没有清零和置位?同步还是异步?再比如上面研究的三态输出问题，首先想到的应当是在 register 的输出后面加一个三态门，而不是如何才干让编译器知道要“赋值”给一个信号为三态。
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谈VHDL/Verilog的可综合性以及对初学者的一些建议
一、HDL不是硬件设计语言
过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。
在这个论坛上，也时常能看到一些网友提出这一类的问题。
对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。
HDL是Hardware Description Language的缩写，正式中文名称是“硬件描述语言”。
也就是说，HDL并不是“硬件设计语言(Hardware Design Langu age)”。
别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循RTL的模式来编写代码，而不能随心所欲得写仅仅符合语法的HDL代码。
二、HDL的来历
之所以是“硬件描述语言”，要从HDL的来历说起。
VHDL于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为IE EE的标准。
当初开发这种语言，是出于美国国防部采购电子设备的需要。
美军的装备采购自私人企业，时常要面对这样一种风险：如果某种武器大量装备部队，而其中某个零件的供应商却在几年后倒闭了，那这种武器的再生产、维修和保养都会出现大问题。
而电子设备、尤其是集成电路的内部结构较为复杂，若出现前面所说的情况要找其他公司生产代用品非常困难。
于是美国防部希望供应商能以某种形式留下其产品的信息，以保证一旦其破产后能由其他厂商迅速生产出代用品。
显然，当初的设计文档显然是不能交出来的，这在美国会涉及商业机密和知识产权问题。
于是美国防部就想出了一种折衷的方法——描述硬件的语言，也就是VHDL。
通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来：比如说，加了什么样的信号后过多少时间它能输出什么等等。
这样，如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设计出行为与其相同的芯片即可。
这样的代用品相当于是新厂商在不了解原产品结构的情况下独立设计的，所以不太会涉及知识侵权。
Verilog HDL也形成于差不多的年代，是由Gateway Design Automation公司大约在198 3年左右开发的。
其架构同VHDL相似，但主要被用来进行硬件仿真。
或许私人公司更注重实用，Verilog要比VHDL简洁得多。
由此可见，这两种最流行的用于电路设计的语言，没有一种是为了设计硬件而开发的(更何况80年代还没有现在的那些功能强大的EDA软件呢)。
因此，当初制订HDL语言标准的时候，并没有考虑这些代码如何用硬件来实现。
换句话说，有些代码写起来简单，实现起来却可能非常复杂，或者几乎不可能实现。
三、HDL代码的可综合性
现在回到最初的问题上。
为什么诸如除法、循环之类的HDL代码总是会出错？
由上一部分可知，任何符合HDL语法标准的代码都是对硬件行为的一种描述，但不一定是
可直接对应成电路的设计信息。
行为描述可以基于不同的层次，如系统级，算法级，寄存器传输级(RTL)、门级等等。
以目前大部分EDA软件的综合能力来说，只有RTL或更低层次的行为描述才能保证是可综合的。
而众多初学者试图做的，却是想让软件去综合算法级或者更加抽象的硬件行为描述。
比如说，要想实现两个变量相除的运算，若在代码中写下C=A/B，你将会发现只有一些模拟软件在前仿真中能正确执行这句代码，但几乎任何软件都不能将其综合成硬件。
不要怪软件太笨。
试想一下，如果我们自己笔算除法是怎么做的？从高位到低位逐次试除、求余、移位。
试除和求余需要减法器，商数和余数的中间结果必须有寄存器存储；而此运算显然不能在一个时钟周期里完成，还需要一个状态机来控制时序。
一句简单的C=A/B同所有这些相比显得太抽象，对于只能接受RTL或更低层次描述的EDA软件来说确实太难实现。
而如果代码是类似于(Verilog)
always @(posedge clk)
c<=A/B; 这样的，要求除法在一个时钟延上完成，那更是不可能实现的。
(注：有些FPGA 的配套软件提供乘除法的运算模块，但也只能支持直接调用，不支持把形如C=A/B的语句综合成除法模块。
)
又比如，一个很多初学者常见的问题是试图让HDL进行循环运算，形同(Verilog)：
for (i=0; iparity = parity xor data[i];
一些功能比较简单的综合软件会完全拒绝综合循环语句；而一些功能较强的软件仅当wordl ength是常数的时候能综合；当wordlength为变量时，任何软件都不能综合上面的语句。
这是因为硬件规模必须是有限的、固定的。
当综合软件遇到循环语句时，总是将其展开成若干条顺序执行的语句，然后再综合成电路。
若wordlength是常数，则展开的语句数是确定的，具有可综合性；而若它是变量时，展开的语句数不确定，对应的硬件电路数量也不能确定，无法被综合。
或许有人说用计数器就能实现变量循环，但这情形又和上面的除法运算相同。
那需要额外的硬件，用来存储中间结果和进行时序控制，象上面那样的循环语句对此描述得太抽象，软件接受不了。
四、如何判断自己写的代码是可综合的？
用一句简单的话概括：电脑永远没有你聪明。
具体来说，通常EDA软件对HDL代码的综合能力总是比人差。
对于一段代码，如果你不能想象出一个较直观的硬件实现方法，那ED A软件肯定也不行。
比如说，加法器、多路选择器是大家都很熟悉的电路，所以类似A B-C，(A>B)?C这样的运算一定可以综合。
而除法、开根、对数等等较复杂的运算，必须通过一定的算法实现，没有直观简单的实现方法，则可以判断那些计算式是不能综合的，必须按它们的算法写出更具体的代码才能实现。
此外，硬件无法支持的行为描述，当然也不能被综合(比如想在FPGA上实现DDR内存那样的双延触发逻辑，代码很容易写，但却不能实现)。
不过，这样的判断标准非常主观模糊，遇到具体情况还得按设计人员自己的经验来判断。
如
果要一个相对客观的标准，一般来说：在RTL级的描述中，所有逻辑运算和加减法运算、以及他们的有限次组合，基本上是可综合的，否则就有无法综合的可能性。
当然，这样的标准仍然有缺陷，更况且EDA的技术也在不断发展，过去无法综合的代码或许将来行，某些软件不支持的代码换个软件或许行。
比如固定次数的循环，含一个常数参数的乘法运算等等，有些EDA软件支持对它们的综合，而有些软件不行。
所以，正确的判断仍然要靠实践来积累经验。
当你可以较准确判断代码的可综合性的时候，你对HDL的掌握就算完全入门了。