第三章 VHDL程序设计3电子科技大学

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2）异步复位：进程的敏感信号表中除时钟信 号外，还有复位信号。 如：process (reset_signal, clock_signal) begin if (reset_condition) then signal_out <= reset_value; elsif (clock_edge_condition) then signal_out <= signal_in ; ┇ end if ; end process ;
„1‟
„0‟ „0‟ „1‟ „1‟ S2 „0‟ S1 „0‟ „1‟ „0‟
S3
„0‟
S0
„1‟
„0‟ „1‟
S4
„1‟
S8
„0‟
„1‟ S6
„0‟ S7 q=„1‟
„1‟
S5
„1‟
„0‟ „0‟
S0 S8
„1‟ „1‟ S2 „0‟ S1 „0‟ „1‟ „0‟ „1‟
S3
„0‟
„1‟
„0‟ „1‟ „0‟ „0‟ „1‟ S6
sel =110
sel =111
Y=01000000
Y=10000000
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方法1：使用逻辑左移运算符
sel=000
sel =001 sel =010 sel =011 sel =100
Y=00000001
Y=00000010 Y=00000100 Y=00001000 Y=00010000 Y=00100000 Y=01000000 Y=10000000
C(i+1) = a(i) b(i) +((a(i) + b(i) ) c(i)
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方法1：用for – loop语句实现
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方法2：直接使用加法“+”函数：
位宽扩展
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加法器仿真结果：
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5、多路选择器
前面用 if 语句、case 语句、条件赋值语 句、选择赋值语句分别描述过4选1选择器。
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2）在进程中用wait until语句描述时钟信号，此 时进程将没有敏感信号。 如： process begin wait until (clock_edge_condition); signal_out <= signal_in ; ┇ 其它时序语句 ┇ end process ;
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注意： a.在对时钟边沿说明时，一定要注明是上升沿 还是下降沿。 b.一个进程中只能描述一个时钟信号。 c.wait until 语句只能放在进程的最前面或 最后面。
§3.9
基本逻辑电路设计
基本逻辑电路： 组合逻辑电路、 时序逻辑电路
一 组合逻辑电路设计 简单门电路、编码器、译码器、 加法器、多路选择器、三态门等。
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1、基本门电路
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2、编码器 设计一个 8 输入优先级编码器，y0 级别最 低，y7 级别最高；输出为3位编码。
Y7=1 Vec=111
Y6=1
Y5=1 Y4=1
Y=00000001
Y=00000010
Y=00000100 Y=00001000 Y=00010000 Y=00100000 Y=01000000 Y=10000000 9
方法3：使用 case 语句实现。
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方法4：使用条件赋值语句
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4、加法器
带进位的 4位加法器符号如下：
Sum(i) = a(i) b(i) cin
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方法2：使用process语句
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector(7 downto 0)); end decoder; sel=000 architecture rtl of decoder is sel =001 begin sel =010 process(inp) sel =011 begin sel =100 outp<=(others=>‟0‟); sel =101 outp(conv_integer(inp))<=„1‟; sel =110 end process; sel =111 end rtl;
Vec=011
Vec=010 Vec=001 Vec=000 4
方法2：进程内为顺序语句，最先描述优先级最低， 最后描述优先级最高，可实现优先级编码。
Y7=1
Y6=1 Y5=1 Y4=1 Y3=1 Y2=1 Y1=1
Vec=111
Vec=110 Vec=101 Vec=100 Vec=011 Vec=010 Vec=001
的过程就是实现逻辑功能的过程，任何时序电路都可
以表示为有限状态机。
FSM改善了纯硬件数字系统顺序方式控制的不灵活性。 状态机具有相对简单、易于排错的结构模式。 状态机容易构成性能良好的同步时序逻辑模块。
在实现可靠性方面，状态机有其巨大的优势。
状态机设计思想可广泛应用于诸多领域。
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有限状态机的组成
触发器、寄存器、计数器、分频器、信号发 生器等。 一）时序电路特殊信号的描述 时钟信号和复位信号 1、时钟信号描述 常用的描述方式： 1）进程的敏感信号是时钟信号，在进程内 部用if 语句描述时钟的边沿条件。
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如： process (clock_signal) begin if (clock_edge_condition) then signal_out <= signal_in ; ┇ 其它时序语句 ┇ end if ; end process ;
3）时钟边沿的描述 时钟上升沿： （clock‟event and 时钟下降沿： （clock‟event and
clock = „1‟）
clock = „0‟）
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2、触发器的复位信号描述 1）同步复位：在只有以时钟为敏感信号的进程 中定义。 如： process (clock_signal) begin if (clock_edge_condition) then if (reset_condition) then signal_out <= reset_value; else signal_out <= signal_in ; ┇ end if ; end if ; end process ;
Vec=110
Vec=101 Vec=100
Y3=1
Y2=1 Y1=1 Y0=1
Vec=011
Vec=010 Vec=001 Vec=000
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方法1：利用 if 多选择语句自顶向下的优先特性
Y7=1
Vec=111
Y6=1
Y5=1 Y4=1
Vec=110
Vec=101 Vec=100
Y3=1
Y2=1 Y1=1 Y0=1
Y0=1
Vec=000
5
方法3：利用条件赋值语句
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3、译码器
译码器是编码器的逆过程。如 3-8 译码器：
sel=000 sel =001 sel =010 Y=00000001 Y=00000010 Y=00000100
sel =011
sel =100 sel =101
Y=00001000
Y=00010000 Y=00100000
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基本元件 dffr 的描述：
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采用元件例化描述8位行波计数器:
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8 位行波计数器仿真结果：
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4、序列信号发生器、检测器
1）“01111110”序列发生器
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50
51
仿真结果：
52
2）序列信号检测器的状态机设计与实现， 检测“01111110”
状态机 用S0、S1…S8描述系统状态
S4
„1‟
S7
S5
q=„1‟
54
54
55
55
56
56
57
简洁的序列信号检测器：
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59
三 存储器设计
1、ROM
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61
2、SRAM
62
63
仿真结果：
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3.10 状态机的VHDL设计
FSM有限状态机(简称状态机) 将一项功能的完成 分解为若干步，每一步对应于二进制的一个状态，通 过预先设计的顺序在各状态之间进行转换，状态转换
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42
60进制计数器仿真结果：
43
（2）异步计数器
异步计数器又称为行波计数器，它的低位 计数器的输出作为高位计数器的时钟信号。 异步计数器采用行波计数，使计数延迟增 加，计数器工作频率较低。
描述异步计数器与同步计数器的不同主要 体现在对各级时钟脉冲的描述上。
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例：由8个触发器构成的行波计数器：
S Clk R
S
0 0
Q Q
R
0 1
Q
Q 1
Qn
Qn 0
1
1
0
1
0
Ø
1
Ø
q<=„0‟; qn<=„1‟; q<=„1‟; qn<=„0‟; q<=q; qn<=q n;
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2、寄存器
8位串行输入、串行输出移位寄存器：
z0
z1
z2
z3
z4
z5
z6
z7
z8
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8位移位寄存器描述（结构描述）
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8位移位寄存器直接用信号连接描述
输 入 次态 逻辑