异步计数器及N进制计数器
电工电子技术基础知识点详解3-1-1-二进制计数器
74LS197
CT/ LD CR
D3 D2 D1 D0
逻辑功能示意图
芯片内有一个二进制计数器和一个八进制计数器
CP下降沿( )触发器翻转
有置“0”端和置数端，低电平有效。
2. 同步二进制计数器
同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变 换与计数脉冲同步。
异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因 而工作速度较慢。
Q2
Q1
Q0
与关系
Q
J FF3
QJ
FF2
Q
J FF1
J
Q FF0
K
K
K
K
Q
Q
Q
Q
RD
CP
由主从型 JK 触发器组成的同步四位二进制加法计数器
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是 否改变要看J、K的状态。
Q3
Q2
Q1
Q0 最低位触发器FF0每一个
与关系
脉冲就翻转一次；
Q
J FF3
K
JK触发器构成减法计数器
74LS197集成4位异步二进制加法计数器
U CC C R Q 3 D 3 D1 Q 1 C P0
Q3 Q2 Q1 Q0
14 13 12 11 10 9
8 74LS197
CP1
CP0 12 3 45 6
7
C T/ L D Q 2 D 2 D 0 Q 0 C P1 G N D
小结
2. 同步二进制计数器
74LS161型四位同步二进制计数器
(a) 外引线排列图； (b) 逻辑符号
表21.3.4 74LS161型同步二进制计数器的功能表
计数器工作原理
计数器工作原理计数器是一种常见的电子元件，用于对输入脉冲信号进行计数和记录。
计数器广泛应用于数字电子系统中，如时钟电路、频率计数器、计时器等。
本文将介绍计数器的工作原理，包括计数器的基本结构、工作原理和应用场景。
计数器的基本结构包括触发器、计数逻辑和清零逻辑。
触发器用于存储计数器的当前状态，计数逻辑用于对输入脉冲进行计数，而清零逻辑用于将计数器清零。
计数器可以分为同步计数器和异步计数器两种类型，它们的工作原理略有不同。
同步计数器是由多个触发器级联构成的，每个触发器接收上一级触发器的输出作为时钟信号。
当计数器接收到输入脉冲时，所有触发器同时进行状态变化，实现同步计数。
同步计数器的优点是计数稳定、速度快，适用于高速计数场景。
异步计数器是由多个触发器级联构成的，每个触发器接收上一级触发器的输出作为时钟信号。
当计数器接收到输入脉冲时，只有最低位触发器进行状态变化，其他触发器在满足条件时才进行状态变化。
异步计数器的优点是结构简单、适用于低速计数场景。
计数器的工作原理是基于二进制计数的。
计数器可以实现二进制、十进制、十六进制等不同进制的计数，通过触发器的状态变化实现不同进制的计数。
计数器还可以实现正向计数和逆向计数，通过输入脉冲的极性和触发器的逻辑门控制实现不同方向的计数。
计数器在数字电子系统中有着广泛的应用场景。
例如，时钟电路中的分频器就是一种计数器，用于将高频信号分频为低频信号，实现时钟信号的稳定输出。
频率计数器用于测量输入信号的频率，计时器用于测量时间间隔。
此外，计数器还可以用于状态机、计数器芯片、数字逻辑电路等领域。
总之，计数器是一种常见的电子元件，用于对输入脉冲信号进行计数和记录。
计数器的工作原理基于触发器的状态变化，可以实现不同进制、不同方向的计数。
计数器在数字电子系统中有着广泛的应用场景，包括时钟电路、频率计数器、计时器等。
希望本文对计数器的工作原理有所帮助，谢谢阅读！。
N进制计数器
（2）求归零逻辑。
SN＝S12＝1100
CR CT / LD PN P12, PN P1 Q3nQ2n
（3）画连线图。
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
CP1 CP
CP0
74LS197
& 1
CT/LD
CR
CP1 CP
CP0
74LS197
&
CT/LD 1
CR
D0 D1 D2 D3 (a) 用异步清零端 CR 归零
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q7
Q8 Q9 Q10 Q11
1
CTT CTP
74LS161(0)
CO 1
LD
CTT CTP
74LS161(1)
CO LD
1
CTT CTP
CO
74LS161(2)
1
LD
CP
CR 1 CP
CR 1 CP
1 CR
D0 D1 D2 D3
D4 D5 D6 D7
D8 D9 D10 D11
计数器是一种应用十分广泛的时序电路，除 用于计数、分频外，还广泛用于数字测量、运算 和控制，从小型数字仪表，到大型数字电子计算 机，几乎无所不在，是任何现代数字系统中不可 缺少的组成部分。
12位二进制计数器（慢速计数方式）
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q7
Q8 Q9 Q10 Q11
1 CTT CTP
CP
74LS161(0)
CO 1 LD
1 CR
1CTT CTP
CP
74LS161(1)
CTT CO 1 CTP LD 1 CP CR
74LS161(2
n进制计数器的设计与制作实验报告
n进制计数器的设计与制作实验报告一、实验目的本实验的目的是设计并制作一个n进制计数器，通过实践掌握数字电路设计和实现的方法和技巧，加深对数字电路原理的理解。
二、实验原理1. n进制计数器n进制计数器是一种能够进行n进制计数的电路，其中n为正整数。
在二进制计数器中，n=2。
在n进制计数器中，每当计数到n-1时，输出信号会发生一次溢出，并从0开始重新计数。
2. 计数器的类型根据计数方式不同，常见的计数器类型有同步计数器和异步计数器。
同步计数器需要所有触发器同时改变状态才能进行下一次计数；异步计数器则只需要一个触发器改变状态即可进行下一次计数。
3. 触发器触发器是数字电路中常用的存储元件，可以存储一个比特位（0或1）。
常见的触发器有SR触发器、D触发器、JK触发器等。
三、实验设备与材料1. 74LS74 D型正沿触发双稳态触发器2. 74LS90 4位十进制/BCD分频/技术性升降沿触发式二分频循环式计数器3. 7404 六反相器芯片4. 面包板5. 连接线四、实验步骤1. 按照电路原理图连接电路，将74LS90计数器的Q0-Q3输出接到7404反相器的输入端。
2. 将7404反相器的输出端连接到74LS74触发器的D端，同时将74LS74触发器的时钟端连接到74LS90计数器的CLK端。
3. 将最高位（Q3）的输出接到LED灯，用于观察计数情况。
4. 将面包板上电源线和地线连接好，开启电源。
五、实验结果经过实验，可以看到LED灯随着计数值不断变化。
当计数值达到7时，LED灯会熄灭并重新从0开始计数。
六、实验分析与结论本实验成功设计并制作出了一个n进制计数器。
通过实践掌握了数字电路设计和实现的方法和技巧，并加深了对数字电路原理的理解。
七、存在问题与改进方案1. 实验中使用的是四位十进制/BCD分频/技术性升降沿触发式二分频循环式计数器，如果需要进行其他进制的计数，则需要更换不同类型的计数器芯片。
2. 实验中使用的是74LS系列芯片，如果需要进行高速计数，则需要更换更快的芯片。
计数器
第五章 时序逻辑电路
一位四位的同步二进制计数器有24个状态，二个
四位同步二进制可构成八位二进制计数器，级联方 式为：
当低位Q为1111时，在下一个时钟作用下，Q回
到0000并产生进位C0
C0=Q3Q2Q1Q0 可构成 28=256 个状态。
CP X CP X CP CP X CP X CP
第五章 时序逻辑电路
用同步清零设计32#：
Cr Q0Q3Q2Q1Q0
用异步清零设计32# ： Cr Q1
三、非二进制计数器：
（一） BCD异步十进制计数器：
第五章 时序逻辑电路
分析：
第五章 时序逻辑电路
异步5#计数器
第五章 时序逻辑电路
10#计数器（无规则计数）
第五章 时序逻辑电路
第五章 时序逻辑电路
异步清零
异步置9
第五章 时序逻辑电路
90的应用：
1．用90构成8421码六进 制计数器 方法： 令 R0(1) = QB ， R0(2) = QC
0110→0000
第五章 时序逻辑电路
2．用90计数器构成36进制8421码计数器
用两片74LS 90构成 36 进制8421码计数器，个 位片的 QD可以给十位片提供计数脉冲信号，当出现 (0011 0110—36)状态时，个位十位同时清零。
异步计数器的特点： 优点:结构简单； 缺点：①工作频 率较低; ②存在竞 争冒险。
第五章 时序逻辑电路
(三)8421码同步十进制计数器 74LS160同步置数
（四）集成同步十进制可逆计数器 74LS168
计 数 器
输出方程： 驱动方程：
状态方程：
Y Q0nQ3n
J0 K0 1
J1 Q0n Q3n
K1 Q0n
J2 K2 Q0nQ1n
J3 Q0nQ1nQ2n K3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q0n Q1n Q3n
Q0nQ1n
Q n 1 2
Q0nQ1n Q2n
异步二进制计数器级间连接规律 计数器工作前先清零，清零后的状态为 Q3Q2Q1Q0 0000。当第一个时钟脉 冲信号下降沿到时，触发器 翻转，计数器的状态为 Q3Q2Q1Q0 0001 。当第二个 时钟脉冲信号下降沿到时，触发器 翻转，计数器的状态为Q3Q2Q1Q0 0010 。以 此类推，当第15个时钟脉冲信号下降沿到时，计数器的状态为 Q3Q2Q1Q0 1111。 当第16个时钟脉冲信号下降沿到时，计数器的恢复状态为Q3Q2Q1Q0 0000 。
状态转换表如下表所示。 四位二进制异步加法计数器状态转换表
四位异步二进制加法计数器的时序图如下图所示。 四位异步二进制加法计数器的时序图
十进制计数器较二进制计数器更方便、更熟悉。数字系统中常用十进制计数器。 十进制计数器有10个状态，组成它需要四个触发器，如下图所示。四个触发器共有 16种状态，应保留10个状态（称为有效状态，其余六个是无效状态）。十进制计数 器用BCD码表示计数的状态。BCD码有多种，其中最常见的是8421 BCD码。
这里只重点介绍异步二进制计数器。 异步二进制计数器是指计数脉冲不同时加到所有触发器的时钟输入端，各触 发器状态的变换有先有后。
电路如下图所示，外来脉冲CP加到最低位触发器的时钟输入端，而低位触发 器的输出作为相邻高位触发器的时钟脉冲。
电路中的计数器有哪些类型
电路中的计数器有哪些类型计数器是数字电路中常见的一种电子元件，用于在系统中记录和显示特定数量的信号脉冲。
根据其结构和工作原理的不同，电路中的计数器可以分为以下几种类型：1. 同步计数器（Synchronous Counter）同步计数器是一种使用时钟信号（通常为输入信号的一个或多个信号脉冲）进行同步计数的计数器。
它使用触发器（如D触发器或JK触发器）来存储计数值，并通过时钟信号的边沿触发进行更新。
同步计数器能够在给定的时钟频率下精确计算脉冲数量，能够实现较大的计数范围，但对于多位计数器，需要较多的触发器和较复杂的电路设计。
2. 异步计数器（Asynchronous Counter）异步计数器也称为Ripple Counter，它是一种使用触发器级联连接的计数器。
在异步计数器中，每个触发器的时钟输入都是前一级触发器的输出。
当低位触发器计数溢出时，会触发高位触发器进行计数。
异步计数器的电路结构简单，但对于多位计数器，存在计数误差和计数速度较慢的问题。
3. 分频计数器（Divide-by-N Counter）分频计数器是一种以较低的频率生成特定输出频率的计数器。
它通过将输入信号的频率进行除法操作，从而产生较低频率的输出脉冲。
常见的分频计数器是二进制计数器，根据需要进行2、4、8等倍频操作。
分频计数器在数字时钟、频率测量和通信系统等领域得到广泛应用。
4. 二进制加法计数器（Binary Adder Counter）二进制加法计数器是一种能够实现加法和计数功能的计数器。
它通过使用异或门和与门等逻辑门实现了二进制的加法运算，并能进行递增或递减计数。
二进制加法计数器通常用于数字系统的计数和计算功能。
5. 向上计数器和向下计数器向上计数器递增计数值，并在达到最大计数值时重新开始计数。
向下计数器递减计数值，并在达到最小计数值时重新开始计数。
这两种计数器可以基于同步或异步计数器来实现，用于特定的应用场景中。
总结：电路中的计数器根据结构和工作原理的不同，可以分为同步计数器、异步计数器、分频计数器、二进制加法计数器以及向上和向下计数器等不同类型。
异步计数器
单元3 异步计数器
《数字电子技术》
3.4 集成异步计数器
常见的集成异步计数器芯片型号有74LS196/290/293/390/393等几种。 下面以二—五—十进制异步加法计数器74LS196为例作介绍。
74LS196功能表
单元3 异步计数器
《数字电子技术》
3.4 集成异步计数器
单元3 异步计数器
课堂练习
《数字电子技术》
1、分析时序逻辑电路，写出电路的驱动方程、状态方程和输
单元3 异步计数器
《数字电子技术》
单元3 异步计数器
3.3 异步十进制计数器
《数字电子技术》
异步十进制加法计数器是在4位异步二进制加法计数器的 基础上加以修改而得到的。因为4位二进制加法计数器从 0000到1111可以计数16，即为十六进制计数器，把十六进制 计数器变为十进制计数器，关键是解决是如何使4位二进制 加法计数器在计数过程中跳过从1010到1111这6个状态。即 计数器只能从0000计到1001，当第十个计数脉冲输入后， 电路应从1001返回到0000，跳过1010到1111这6个状态，成 为十进制计数器。
n位二进制计数器最多能累计的脉冲个数为 ，这个数称为计 数长度或计数容量。3位二进制计数器的计数长度为7。它共有8个状 态，即N =8，称计数器的状态总数N为计数器的模，也称为计数器 的循环长度。
单元3 异步计数器
3.2 异步二进制减法计数器
《数字电子技术》
分析用下降沿触发的 触 发器组成的3位二进制减 法计数器的工作原理
3.1 异步二进制加法计数器
《数字电子技术》
如果由上升沿触发的 触发器组成异步二进制加法计数器，则 计数器的级间连接就应从低位的 端输出接至高位的CP端。由于高 位时钟来自低位的 端，当低位的Q端由1→0时（即有进位）， 端 由0→1（为上升沿），才使高位触发器时钟条件（上升沿触发）得 到满足，因而翻转。
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&
FF0 1 CP 1 1J C1 Q0 1K
R
C
FF1 Q0 1 1J C1 1 Q1 1 1J
FF2 Q2 1 1J
FF3
Q3
C1 Q1 1 1K Q2
R
C1 1 1K Q3
R
1K
R
RD
（1）时钟方程 （2）驱动方程 （3）输出方程 （4）状态方程
CP 0 CP, CP 1 Q0 , CP 2 Q 1 , CP 3 Q2
4. 工作波形（时序图或时序波形）
输入的计数脉冲每经一级触发器，其周期增加一倍， 即频率降低一半。一位二进制计数器就是一个2分频器
1
CP Q0 Q1 Q2
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Q3
21.1.2异步二进制减法计数器
二进制数的减法运算规则：
1－1＝0， 0－1不够，向相邻高位借位，1－0＝1；
3. 状态转换顺序表
Q3n 0 0 Q2n 0 0 Q1n 0 0 Q0n 0 1 Q3n+1 0 0 Q2n+1 0 0 Q1n+1 0 1 Q0n+1 1 0 C 0 0
0
0 0 0 0 0 1 1 1
0
0 1 1 1 1 0 0 0
1
1 0 0 1 1 0 0 1
0
1 0 1 0 1 0 1 0
1
1 1 1 1 1 0 0
0
0 0 0 0
3.工作波形：
1
CP Q0 Q1 Q2
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Q3
21.2.1异步十进制加法计数器
十进制计数器的逻辑功能，即计数状态顺序表、 工作波形。异步十进制加法计数器是在4位异步 二进制加法计数器的基础上经过适当修改获得的。 它跳过了1010～1111六个状态，利用自然二进制 数的前十个状态0000～1001实现十进制计数。
同步计数器的分析
异步二进制计数器 异步十进制计数器 N进制计数器
退出
21.1.1异步二进制加法计数器
控制触发器的CP端,只有当低位触发器Q由1→0(下降沿)
时,应向高位CP端输出一个进位信号（有效触发沿）,高
位触发器翻转，计数加1。
由JK触发器组成4位异步二进制加法计数器
1.逻辑电路图：
JK触发器都接成T’触发器，下降沿触发。
3.计数状态顺序表
计数器状态 计数顺序 0 1 2 3 4 5 6 7 8 9 10
Q3
0 0 0 0 0 0 0 0 1 1 0
n
Q2
0 0 0 0 1
n
Q1
0
0 1 1 0
n
Q0
n
0
1 0 1 0
1 1 1
0 0 0
0
1 1 0 0 0
1
0 1 0 1 0
4.工作原理
FF0和FF2为T′触发器。
各触发器应满足的条件：
每当CP有效触发沿到来时，触发器翻转一次，即用T′触发
器。 控制触发器的CP端，只有当低位触发器Q由0→1(上升沿) 发器翻转，计数减1。
时，应向高位CP端输出一个借位信号（有效触发沿），高位触
由JK触发器组成的4位二进制减法计数器 1.逻辑电路图： FF2～FF0都为T’触发器，下降沿触发。
4个JK触发器组成的8421BCD码异步十进制计数器电路 1.逻辑电路图：
1
1J C1
Q FF0 Q
1J C1 1 1K
Q FF1
1
1J
CP 1
Q FF2 C1 Q
&
1J C1 1 1K
Q FF3
Q
1K
Q
1
1K
（1）时钟方程
（2）驱动方程
CP0 CP, CP 1 Q0 , CP 2 Q 1 ，CP 3 Q0
&
FF0 1 CP 1 1J C1 Q0 1K
R B
FF1 Q0 1 Q1 1J C1 1 1 1J
FF2 Q2 1 1J
FF3
Q3
C1 Q1 1 Q2 1K
R
C1 1 1K Q3
R
1K
R
R D
1）写方程 （1）时钟方程 （2）驱动方程
CP0 CP, CP 1 Q0 , CP 2 Q1 , CP 3 Q2
J 0 K0 1
J1 Q3 , K1 1
n
n
n
n
J 2 K2 1
J3 Q2 Q1 , K4 1
n
n
（3）输出方程
C Q2 Q1 Q0
Q0
n 1
n
n
n
Q0
n
n
（4）状态方程
Q1
n 1
Q3 Q1
n
Q2
Q3
n 1n
n
n
设计数器从Q3Q2Q1Q0＝0000状态开始计数。这时 J1 Q3 n 1 FF1也为T′触发器。 因此，输入前8个计数脉冲时，计数器按异步二进制加法 计数规律计数。在输入第7个计数脉冲时，计数器的状态 为Q3Q2Q1Q0＝0111。这时，J3＝Q2Q1＝1、K3＝1。 输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出的 负跃变。一方面使FF3由0状态翻到1状态；与此同时，Q0输
J 0 K0 1 J1 K1 1 J 2 K2 1 J 3 K3 1
n
n
n
C Q3 Q2 Q1 Q0
Q0
n 1
n
n
n
n
Q0
n
Q1
n 1
Q1
n
Q2
n 1
n 1
Q2
Q3
n
n
Q3
2. 工作原理
异步置0端 RD 上加负脉冲，各触发器都为0状态， 即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。只 要低位触发器由1状态翻到0状态，相邻高位触发器接收 到有效CP触发沿，T′的状态便翻转。
n n n
J 0 K0 1 J1 K1 1 J 2 K2 1 J 3 K3 1
B Q3 Q2 Q1 Q0
n n n n
（3）输出方程
（4）状态方程
Q0
n 1
Q0
n
Q1
n 1
Q1
n
Q2
n 1
n 1
Q2
Q3
n
n
Q3
2.状态转换真值表
Q3n 0 1 1 Q2n 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 Q1n 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q0n 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q3n+1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 Q2n+1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 Q1n+1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 Q0n+1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 B 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
0
0 0 0 0 1 1 1 1
0
1 1 1 1 0 0 0 0
1
0 0 1 1 0 0 1 1
1
0 1 0 1 0 1 0 1
0
0 0 0 0 0 0 0 0
1
1 1 1 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
1
1 1 1 0
1
1 1 1 0
0
0 1 1 0
0
1 0 1 0
0
0 0 0 1