基于信号完整性分析的高速PCB仿真与设计
基于高速PCB的信号完整性理论分析
重庆工商大学学报（自然科 学版 ）
第３ ０卷
２ 反 射 原 理 分 析 与 解 决 办 法
２ ． １ 反射 的形成 与计 算
在研究单条印制线时， 主要研究反射对信号完整性 的影响。当驱动器将信号发送到传输线上时 ， 信号
幅度取 决 于驱动 器 的 电压 、 驱 动器 的源 电阻 和传输 线 的 阻抗 。在 驱 动器 看 到 的初 始 电压 由源 电 阻和 传输 线
摘 要 ： 介 绍 了高速 Ｐ Ｃ Ｂ设 计 中的信 号 完整 性概 念 以及 影 响信 号 完 整性 的 因素 和 不 完整 性 形成 原 因； 从 传 输线 理论 的层 面上 重 点分析 了高速 电路设 计 中反射 和 串扰 的形成 机制 并提 出 了解 决 办法 ； 基于Ｉ Ｂ Ｉ Ｓ模 型 实现 了对 Ａ Ｒ Ｍ ９￥ ３ Ｃ ２ ４ １ ０ Ｘ ０ １芯片 的 时钟 输 出引脚 的仿 真 ， 给 出了 Ｉ Ｂ Ｉ Ｓ模 型仿 真步骤 。
关键词 ：信 号完 整性 ； 反射 ； 串扰 ； Ｉ Ｂ Ｉ Ｓ仿 真 中图分 类 号 ： Ｔ Ｎ ２ ４ ５ 文献标 志码 ： Ａ
如今的高速数字系统 中， 需将 Ｐ Ｃ Ｂ （ Ｐ ｒ ｉ ｎ ｔ ｅ ｄ Ｃ ｉ ｒ ｃ ｕ ｉ ｔ Ｂ ｏ ａ ｒ ｄ ， 印制 电路板 ） 或Ｍ Ｃ Ｍ（ Ｍ ｕ ｈ ｉ ｃ ｈ ｉ ｐ Ｍ ｏ ｄ ｕ ｌ ｅ ， 多芯 片模块 ） 的走线当作传输线处理 。低速设计 中， 可以把互连通路建模为集 总电容或简单的延迟线 ， 在高速设 计中则不行。这是因为在高速设计 中， 与传输线相关的时序是总时序容限的重要部分 ， 由此而带来传输线 理论中涉及 的一系列信号完整性 问题 ， 如误触发 、 阻尼振荡 、 过 冲、 串扰 、 反射等 。在此将探讨其形成的原 因、 计算方法 ， 介绍了采用 Ｉ Ｂ Ｉ Ｓ 模型解决这些问题 的方法和对策。
基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真
基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真覃婕;阎波;林水生【摘要】信号完整性问题已成为当今高速PCB设计的一大挑战,传统的设计方法无法实现较高的一次设计成功率,急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题.在此主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法,并基于IBIS模型,采用Cadence_Allegro软件的Specctraquest和Sigxp组件工具对设计的高速14位ADC/DAC应用系统实例进行了SI仿真与分析,验证了常见SI问题解决方法的正确性.%Signal Integrity (SI) problem has became one of the greatest challenge in high-speed PCB design area, the traditional design method is hard to realize high once-through design success, SI simulation aided design method based on EDA software is demanded to solve this problem. The basic theory and solutions of some normal SI problems such as reflection,crosstalk and timing are researched. SI analysis and simulation of a high-speed 14bits ADC/DAC application system based on Specctraquest and Sigxp in Cadence_Allegrospb 16. 0 are designed, the validity of the solutions to the SI problems is verified.【期刊名称】《现代电子技术》【年(卷),期】2011(034)010【总页数】4页(P169-171,178)【关键词】高速PCB设计;信号完整性;反射;串扰;时序;SI分析及仿真【作者】覃婕;阎波;林水生【作者单位】电子科技大学通信与信息工程学院,四川成都,611731;电子科技大学通信与信息工程学院,四川成都,611731;电子科技大学通信与信息工程学院,四川成都,611731【正文语种】中文【中图分类】TN919-340 引言随着半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求，高速PCB 设计已经成为电子产品研制的一个重要环节，信号完整性( Signal Integrity，SI)问题(包括反射、串扰、定时等)也逐渐发展成为高速PCB设计中难以避免的难题，若不能较好地解决信号完整性设计问题，将有可能造成高速PCB设计的致命错误，浪费财力物力，延长开发周期，降低生产效率。
基于信号完整性的高速数据采集存储器PCB设计与仿真
ｍ ｅ ｔ ｉｎ ｌ ｎ ｅ ｒ ｅ ｕ ｒｍｅ ｔ ｅ ｇ ａ ｔ ｇｉ ｒ ｑ ｉ ｓ ｉ ｙ ｔ ｅ ｎｓ ． Ｋｅ ｗｏ ｄ ： ｉｈ ｐ ｅ ａａ ｃ ｕ ｓ ｉｎ ｍ ｅ ｒ ； ｉｈ ｐ ｅ ＣＢ； ｏ ｔ ｒ “ ｐ ｒ ｙ ｘ ；ｉ ｎ ｌ ｎ ｅ ｒ ｙｓ ｙ ｒ ｓ ｈ ｇ —ｓ ｅ ｄ ｄ ｔ ｑ ｉ ｔ ｍｏ ｙ ｈ ｇ —ｓ ｅ ｄ Ｐ ａ ｉｏ ｓｆ ｗａ ｅ Ｈｙ ｅＬ ｎ ” ｓ ａ ｔｇ ｉ ｍｕ ａ ｏ ｇ ｉ ｔ ｉ ｌ ｎ ｉ ｔ
析提供 了Ｐ Ｂ ｃ 设计准则 ，在Ｐ Ｂ Ｃ 布线完成后 ，对其再次进行信号完整性仿真分析 ，仿真结果表明 ，该系统的传 输 信号边缘较光滑 、无 明显过冲 、下冲、振铃现象 ，符合信号完整陛要求 。
关键词 ： 高速数据采集存储器 ；高速Ｐ Ｂ “ ｙｅ ｙｘ Ｃ ； Ｈ ｐｒ ｎ ”软件 ；信号完整性仿真分析 Ｌ
Ｄｙ ａ ｃ ｅｓｒ ｎ （ ｒ ｉ ｒｔ ｏ Ｃ ｉａ Ｍ ｉ ｓ ｆ ｄ ｃｔ ｎ ａ ｕｎ００ ５ ，Ｃ ｉａ ｎｍｉＭ ａ ｅ ｔ Ｎｏ ｈＵｎｖ ｓｙ ｆ ｈｎ ）， ｎ ｔ ｏ Ｅ ｕａ ｏ ，Ｔ ｉ ａ ３ ０ １ ｈｎ ） ｕ ｍｅ ｔ ｅｉ ｉｒ ｙ ｉ ｙ
Ａｂ ｔ ａ ｔ Ｉ ｈ ｓｐ ｐ ｒ ｉ ｈ ｓ ｅ ｄ ｄ ｔ ｃ ｕ ｓ ｉ ｎ ｓｓｅ ｓ ｒ ｃ ： ｎ ｔ ｉ ａ ｅ ．ａ ｈ ｇ — ｐ ｅ ａａ ａ ｑ ｉ ｔ ｙ ｔ ｍ，ｓｍｐｉ ｇ ｒ ｔ ｆｗｈ ｃ ａ ｅ ｕ Ｏ １ ０ Ｓ ，ｃ ｎ ｉｏ ａ ｌ ａｅ ｏ ｉｈ ｃ ｎ ｂ ｐ ｔ Ｍ ＰＳ ａ ｎ ０
ｂ ｌ ｅ ｉ ｉ ｌｃｌ ｅ ａｔ ｉ ｒｆ ａ ｉｅ ｒｊｃｉ ， ｎ ｅｉ ｅ ｙｈｇ —ｐ ｅ Ｃ ． ｕ ｅａｓ ｅｐａ ｄｗ ｔ ｎａｓ ｌ ａｂ ｒ ｎｉ ｒ ａ ｒｌ ｒ ｐｏｅｔｅ ａ ｄｉ ｉ ｄｓ ｎ ｄｂ ｉｈ ｓｅｄＰ Ｂ Ｂ ｔ ｃｕｅ ｃ ｈ ｍａ ｉ ａ ｃ ｔ ｔｌ ｙ ｌ ｔｓ ｇ ｂ
基于信号完整性分析的高速PCB设计
Ｌｉ ａｎｇ Ｌｏ ｎｇ
（ ｎ ｔｔ ｔ ｆＳ ｇ ａ ａ ｔ ｒｎ ｎ ｒ ｃ ｓ ｉ ｇ ，Ｎｏ ｔ ｉｅ ｓｔ ｆＣｈ ｎ ，Ｔａｙ ａ ３ ０ １ Ｉ ｓｉｕ ｅｏ ｉ ｎ ｌＣ ｐ ｕ ｉ ｇ ａ ｄ Ｐ ｏ ｅ ｓｎ ｒ ｈ Ｕｎ ｖ ｒ ｉｙ ｏ ｉａ ｉ ｕ ｎ ０ ０ ５ ，Ｃ ｉ ａ ｈｎ ）
计 ， 而 达 到提 高 设 计 质 量 ， 短 设 计 周 期 的 目的 。 从 缩
求 的时 间 内 ， 号 能 够 不 失 真 地 从 源 端 传 送 到 接 收 端 ， 信 就
称 该 信 号 是 完 整 的 ］ 随 着 半 导 体 工 艺 的 迅 猛 发 展 、ｃ 。 Ｉ
１ 应 用 设 计 实 例
大地 提 高 了 电路 设 计 质 量 ， 缩短 了研 发 周 期 。本 文 主要 介 绍反 射 和 串扰 仿 真 。 关 键 词 ：信 号 完整 性 ； 速 电路 ； 扑 结 构 高 拓 中 图分 类 号 ：ＴＮ７ ０ １ 文 献 标 识码 ：Ａ
Cadence SI信号完整性仿真技术
Cadence PCB SI仿真流程——孙海峰高速高密度多层PCB板的SI/EMC(信号完整性/电磁兼容)问题长久以来一直是设计者所面对的最大挑战。
然而，随着主流的MCU、DSP和处理器大多工作在100MHz以上(有些甚至工作于GHz级以上)，以及越来越多的高速I/O埠和RF前端也都工作在GHz级以上，再加上应用系统的小型化趋势导致的PCB 空间缩小问题，使得目前的高速高密度PCB板设计已经变得越来越普遍。
许多产业分析师指出，在进入21世纪以后，80%以上的多层PCB设计都将会针对高速电路。
高速讯号会导致PCB板上的长互连走线产生传输线效应，它使得PCB设计者必须考虑传输线的延迟和阻抗搭配问题，因为接收端和驱动端的阻抗不搭配都会在传输在线产生反射讯号，而严重影响到讯号的完整性。
另一方面，高密度PCB板上的高速讯号或频率走线则会对间距越来越小的相邻走线产生很难准确量化的串扰与EMC问题。
SI和EMC的问题将会导致PCB设计过程的反复，而使得产品的开发周期一再延误。
一般来说，高速高密度PCB需要复杂的阻抗受控布线策略才能确保电路正常工作。
随着新型组件的电压越来越低、PCB板密度越来越大、边缘转换速率越来越快，以及开发周期越来越短，SI/EMC挑战便日趋严峻。
为了达到这个挑战的要求，目前的PCB设计者必须采用新的方法来确保其PCB设计的可行性与可制造性。
过去的传统设计规则已经无法满足今日的时序和讯号完整性要求，而必须采取包含仿真功能的新款工具才足以确保设计成功。
Cadence的Allegro PCB SI提供了一种弹性化且整合的信号完整性问题解决方案，它是一种完整的SI/PI(功率完整性)/EMI问题的协同解决方案，适用于高速PCB设计周期的每个阶段，并解决与电气性能相关的问题。
Allegro PCB SI信号完整性分析的操作步骤，就是接下来将要介绍的。
一、Allegro PCB SI分析前准备：1、准备需要分析的PCB，如下图；2、SI分析前的相关设置，执行T ools/Setup Advisor,进入Database Setup Advisor 对话框，进行SI分析前的设置；（1）设置PCB叠层的材料、阻抗等，点击Edit Cross section，进入叠层阻抗等设置界面。
高速PCB电源完整性仿真
高 鳇 Ｐ Ｂ电 源 完 整 性 仿 直 Ｃ
公 安 海警 学 院 阮松 杰 中国电子科 技 集பைடு நூலகம்团公 司第五 十 四研 究所
【 摘
杜兵 团
要］ 电子器件低 电压和 高时钟 频率的发展趋 势 ， 使得 电源完整性的 问题越 来越 突出， 如何在地平 面和 电源平面 间合理 的布置
及 Ｐ Ｂ的电源平面， Ｃ 地平 面组成 ， 它们在 不同的频率范 围内对 电源分配 系统 的输入阻抗 起到决 定性 的作用 。图 １ 电源分配 系统的组 成 ， 为 显 示了四种组成元素对 电源分 配系统起决定性作用 的频率范围。
Ｉ
图 ２ 电源 完 整 性 设 置 向导
数据库设 置完成后 ， 自动进入 电源完整性仿真界面。在这个界面 会 ｉｑ — ｛ 一 ８ ８ 中首先需要 对各个 电源 平面的波 动容限和动 态电流进行设置 ， 得到 目 标阻抗 。波动容限通常选择 ５ 动态 电流通 常选择最大工作电流的 １ 。 ％， ／ ２ Ｐ 对 Ｖ Ｍ 电源模块）电容器和 电源一 Ｉ Ｒ （ 、 地平 面进行建模 以便决定 电 源分配系统的阻抗。Ｐ 仿真分为单节点仿真和多节点仿真。 Ｉ 单 节点仿真是软件简单 的将所选 电容 、 电压模 块连接起来 ， 并没有 考虑到实 际的摆放位置 ， 单节点仿 真用来验证所 选择的 电容 的种 类和 数量在整个 频率范 围内是否可 以维 持在 目标 阻抗 以下 ， 仿真 通过采用 ｗａ ｉ ｈｔｆ — 的方式来选 择合 适的电容 。通过 ｓ ｗ ｖ 可以观察阻抗一 ｉ ａｅ ｇ 频率仿 真图 ， ３ 图 所示 为高速 电路板 的 １ ｖ ． 电源平 面单 节点仿真合成 的阻抗 一 ０ 频率 曲线图 ：
— —
ｉ ｐ 岫 ｃ ｍ ｓ ｅ ｅ州 ０
高速电路设计中信号完整性分析
高速电路设计中信号完整性高分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。
尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。
在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。
然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。
不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。
现代数字电路可以高达GHz 频率并且上升时间在50ps以内。
在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。
这个问题在混合电路中尤为严重。
例如，考虑到在一个系统中有高性能的ADC 到数字化接收模拟信号。
散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。
在ADC数字端口上的任何噪声。
设计中的信号完整性并不是什么神秘莫测的过程。
对于在设计的早期意识到可能潜在的问题是很关键的，同时可以有效避免由此在后期造成的问题。
本篇讨论了一些关键的信号完整性挑战及处理他们的方法。
确保信号完整性：1、隔离一块PCB板上的元器件有各种各样的边值（edge rates）和各种噪声差异。
对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。
Allegro PCB SI - 一步一步学会前仿真
Allegro PCB SI：一步一步学会前仿真Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope : Cadence 16.5Doc Number : SFTEC12007Author : Daniel ZhongCreate Date : 2012-04-10Rev : 1.00目录1Cadence Allegro PCB SI简介 (7)1.1高速PCB设计流程 (7)2Allegro PCB SI的前仿真 (8)2.1准备仿真模型和其他需求 (8)2.1.1获取所使用元器件的仿真模型 (9)2.1.2获取所使用连接器的仿真模型 (10)2.1.3获取所使用元器件和连接器的器件手册和用户指南等相关资料 (10)2.1.4获取所需的规范文档 (10)2.1.5了解相关电路和接口工作原理 (10)2.1.6提取与信号完整性相关的要求 (10)2.1.7预先创建拓扑样本 (11)2.1.8预先创建相对于不同阈值电压的眼图模板 (11)2.1.9预先创建自定义测量 (12)2.2仿真前的规划 (12)2.3关键器件预布局 (13)2.4模型加载和仿真配置 (13)2.4.1模型的转化 (14)2.4.2使用SI Design Setup配置 (15)2.4.3选择需要配置的信号线 (16)2.4.4设置仿真库 (18)2.4.5设置电源和地网络 (20)2.4.6设置叠层 (24)2.4.7设置元器件类别 (27)2.4.8为元器件分配和创建模型 (28)2.4.9设置差分对 (37)2.4.10设置仿真参数 (42)2.4.11SI Design Audit相关 (50)2.4.12提取拓扑 (52)2.4.13在SigXP中设置仿真库和仿真参数 (54)2.4.14在SigXP中绘制拓扑 (58)2.5方案空间分析 (68)2.5.1输出驱动力扫描分析 (71)2.5.2Stub长度扫描分析 (73)2.5.3线宽线间距扫描分析 (74)2.6方案到约束规则的转化 (76)2.6.1传输线延迟规则的设置 (77)2.6.2拓扑结构等传输线特性规则的设置 (80)2.6.3传输线耦合规则的设置 (80)2.6.4拓扑规则在约束管理器中的应用 (81)3Allegro PCB SI的后仿真 (84)表格表格 1：Routed Interconnect Models参数 (45)表格 2：Simulation栏眉仿真参数 (47)表格 3：IO Cell Stimulus Edit窗口中的选项 (68)图图 1：传统的PCB设计流程图 (7)图 2：Allegro PCB SI高速PCB设计流程图 (8)图 3：眼图模式下的眼图模板 (11)图 4：地址、命令和控制信号传输线拓扑 (12)图 5：RDIMM的布局示意图 (13)图 6：Model Integrity界面 (14)图 7：使用Model Integrity将IBIS文件转换至DML格式 (15)图 8：Cadence Product Choices产品选择器窗口 (16)图 9：Allegro PCB SI GXL界面 (17)图 10：Setup Category Selection窗口 (17)图 11：Setup Xnet Selection窗口 (17)图 12：Allegro PCB SI GXL关于网络设置的提醒框 (18)图 13：Setup Library Search Directories窗口 (19)图 14：Setup Library File Extensions窗口 (19)图 15：Setup Working Libraries窗口 (19)图 16：Setup Power and Ground Nets窗口 (20)图 17：Allegro PCB SI GXL电压赋值窗口 (21)图 18：选择“Edit Voltage On Any Net In Design” (21)图 19：Identify DC Nets窗口。