数字匹配滤波器的优化设计与FPGA实现

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基于FPGA的音频信号数字滤波器设计与实现

基于FPGA的音频信号数字滤波器设计与实现音频信号数字滤波器是一种常见的数字信号处理技术，它可以对音频信号进行滤波处理，提取出用户感兴趣的频率成分，去除不需要的噪声等。

近年来，随着现代科技的发展，基于现场可编程门阵列（FPGA）的音频信号数字滤波器的设计与实现越来越受到人们的关注。

本文将介绍基于FPGA的音频信号数字滤波器的设计原理和实现方法。

FPGA是一种可编程逻辑器件，具有高度的灵活性和可编程性，可以根据用户的需求进行定制化的设计。

在音频信号处理中，FPGA可以被用来实现数字滤波器，通过对音频信号进行采样和滤波处理，改善音频信号的质量。

1. 设计原理基于FPGA的音频信号数字滤波器的设计原理主要包括以下几个方面：1.1 数字滤波器的选择在设计过程中，首先需要选择适合音频信号处理的数字滤波器。

常见的数字滤波器包括有限脉冲响应（FIR）滤波器和无限脉冲响应（IIR）滤波器。

FIR滤波器具有线性相位和稳定性等优点，常用于音频信号处理中。

1.2 滤波器的特性和参数根据音频信号处理的要求，可以确定滤波器的通带、阻带、截止频率等参数。

通过对滤波器的特性进行设置，可以实现对音频信号的不同频段进行滤波处理。

1.3 整体系统设计在确定滤波器的参数后，需要进行整体系统的设计。

这包括对FPGA的硬件资源进行评估，选择适合的FPGA器件以及其他所需外设的选择。

同时，还需要设计滤波器的时钟、采样率等系统参数，并进行时序分析和综合等步骤。

2. 实现方法基于FPGA的音频信号数字滤波器的实现方法主要涉及以下几个方面：2.1 开发环境的选择在进行设计之前，需要选择适合的开发环境。

常见的FPGA开发工具包括Xilinx的Vivado和Altera的Quartus II等。

这些工具提供了实现FPGA的硬件描述语言（如Verilog或VHDL）以及综合、布局布线等功能。

2.2 硬件描述语言的编写根据滤波器的设计原理和参数，可以使用硬件描述语言编写滤波器的逻辑电路。

直扩系统中匹配滤波器的FPGA实现及优化设计

Ｎｏｖ．２０７０
直扩系统中匹配滤波器的ＦＧＡ实现及优化设计Ｐ
顾何方，康志伦
（．１合肥工业大学计算机与信息学院，安徽合肥２００；．中国电子科技集团公司第３３０９２８研究所，安徽合肥
２０３）３０１
摘
要：匹配滤波器也称作数字相关器，数字文章介绍了数字匹配滤波器在ＦＧ上的实现方式，于卫星ＰＡ对
通信等领域中要求的匹配长度较长而导致的器件消耗增大，讨论了资源优化的途径，对比２种优化方式，并给出了经改进后的逻辑复用的ＦＲ结构；Ｉ综合结果表明，该结构能有效地节省器件的消耗。
ｃｒｅａｉｎｌｎｔｎｓｔｌｔｏｏｒｌｔｅｇｈｉａｅｌｅｃｍｍｕｉａｉｎｆｌｓａｅｄｓｕｓｄａｄａｍｐｏｅｌｉｌｘｎＩｏｉｎｃｔｏｉｄｒｉｃｓｅｎｎｉｒｖｄｍｕｔｅｉｇＦＲｅｐｓｒｃｕｅｉｒｐｓｄｔｕｔｒｓｐｏｏｅ．Ｔｈｉｕａｉｎｒｓｌｓｏｈｔｔｉｓｒｃｕｅｉｆｅｔｖｎｒｄｃｎｅｏｒｅｅｓｍｌｔｏｅｕｔｈｗｓｔａｈｓｔｕｔｒｓｅｆｃｉｅｉｅｕｉｇｒｓｕｃ
ｂｓｎｙｕｉｇＦＰＧＡｎｐｅｄｓｅｔｕｙｔｍｓｉＤＳｓｒａｐｃｒｍｓｓｅ
ＧＵ－ｎ．ＫＡＮＧｈ－ｕＨｅｆｇａＺｉｎｌ
（．ｃｏｌｆｏｕｅｎｆｒｔｎ１ＳｈｏｍｐｔｒｄＩｏｍａｉ，ＨｅｅＵｎｖｒｉｆｃｎｌｇ，Ｈｅｅ２００，Ｃｉａ２Ｎｏ３ｓａｃｎｔｕｅｈｎｏＣａｎｏｆｉｉｅｓｔｏｈｏｏｙｙＴｅｆｉ３０９ｈｎ；．．８ＲｅｅｒｈＩｓｉｔ，ＣｉａＥｔ

基于FPGA的带通数字滤波器设计与实现

毕业设计说明书基于FPGA的带通数字滤波器设计与实现学生姓名专业名称电子信息工程指导教师电子与信息工程系基于FPGA的带通数字滤波器设计与实现FPGA-Based Band-Pass Digital Filter Design andImplementation摘要随着高速DSP技术的广泛应用，实时而又快速可靠地进行数字信号的处理越来越成为用户追求的目标。

本文分析了国内外数字滤波技术的应用现状与发展趋势，介绍了数字滤波器的基本结构，介绍了数字滤波器的理论及常见的实现方法。

FPGA是常用的可编程逻辑器件，它所具有的查找表结构非常的适用于实现实时而又快速可靠的数字滤波器上，加上Verilog语言灵活的描述方式以及与硬件无关的这种特点，使得使基于Verilog语言的FPGA芯片实现数字滤波器成为研究的方向。

本文正是围绕着硬件描述语言在数字硬件系统设计中的应用展开来的。

首先从比较传统的数字硬件系统的设计方法与采用硬件描述语言的数字硬件系统设计方法的特点出发，介绍了EDA技术发展的过程以及VHDL语言的特点。

介绍了分布式算法,基于ALTERA 公司四输入查找表结构的FPGA器件的带通数字滤波器设计技术和结合先进的Quartus II 软件、Matlab软件进行高效设计的方法和途径，给出了设计仿真结果。

该设计能够满足要求，设计效率高，对于FPGA硬件资源高效合理的利用。

关键词：FPGA；Verilog；查找表；分布式算法ABSTRACTWith the extensive application of high-speed DSP technology, the users pursuit the target that it is real time high-speed and reliable to process digital signal. This paper analyzes the situation of application and development of digital filter technology home and abroad, introduced the basic structure of the digital filter, introduce the theory of digital filter and common method of its implementation. FPGA is ones of usual PLD, and its architecture of LUT is be applicable to implement real-time, high-speed and reliable digital filter, in addition, Verilog HDL can be quickly learned and mastered , and has nothing to do with hardware, which make it to be a research problem that using Verilog achieves digital filters based on FPGA.This paper is arranged around the apply of Verilog in digital system design. We analyze the way of digital system design traditional and using Verilog ,and introduced the development of EDA, the characteristic of Verilog. Introduced the distributed algorithm, the design technology of the band-pass digital filter in digital algorithm design and implementation is described based on4-input look-up table in FPGA' s, the way and method of high-speed design using excellent Quartus II software,Matlab software. The design can meet the quest and be high-speed, proper in using FPGA’ hardware.Keywords: FPGA; Verilog; LUT(Look-Up-Table); Distributed Algorithm目录第1章绪论 (1)1.1 数字滤波器研究的背景与意义 (1)1.2 数字滤波器的研究基础 (1)1.2.1 电子设计EDA自动化技术 (1)1.2.2可编程逻辑器件 (2)1.2.3硬件描述语言Verilog及数字系统设计方法 (3)1.3 数字滤波器实现方法的现状分析 (4)1.4 本文的研究内容 (5)第2章数字滤波器原理及设计方法 (7)2.1 数字滤波器的基本原理................................ 错误！未定义书签。

基于FPGA的数字滤波器设计与实现

基于FPGA的数字滤波器设计与实现数字滤波器是一种非常重要的信号处理器件，用于从信号中分离出特定频率下的成分。

它可以应用于音频、无线通讯、图像处理等领域，并且随着数字信号处理技术的发展，数字滤波器的性能和功能也日益提高。

本文将介绍基于FPGA的数字滤波器的设计与实现，以及其在实际应用中的一些注意事项。

一、数字滤波器的工作原理数字滤波器是通过模拟信号转换成数字信号后，在数字域中进行信号处理的器件。

其工作原理与模拟滤波器类似，其主要作用是从信号的频谱中分离出所需要的成分。

数字滤波器通常由数字滤波器器件和数字信号处理器构成。

数字滤波器可以分为时域滤波器和频域滤波器。

时域滤波器是根据信号的时间域特性进行滤波，滤波算法通常采用卷积或差分运算。

频域滤波器是将信号变换到频域后通过频率响应特性进行滤波，其通常采用离散傅里叶变换（DFT）或快速傅里叶变换（FFT）等算法。

二、FPGA实现数字滤波器的方式FPGA是一种基于可编程逻辑单元的可重构芯片，具有灵活性、高速性和可重构性等特点，非常适合用于数字信号处理的应用。

FPGA实现数字滤波器的方式主要有两种：直接实现数字滤波器和通过CPU控制实现数字滤波器。

直接实现数字滤波器是指将数字滤波器的算法逻辑直接实现在FPGA芯片内部，其优点是响应速度快、功耗低、实现简单。

缺点是难以对算法进行改进和优化。

而通过CPU控制实现数字滤波器则是将数字滤波器的算法逻辑实现在CPU中，通过FPGA模块将需要滤波的信号通过DMA方式传输给CPU进行处理。

该方式的优点是灵活性高、可扩展性强，缺点是响应速度慢。

三、数字滤波器设计的基本步骤数字滤波器的设计需要进行三个主要的步骤：滤波器的规格化、系统函数的设计和离散化。

滤波器的规格化是指根据滤波需求，对滤波器进行不同的设计。

主要包括滤波器类型的选择、通带、阻带和过渡带的确定等。

系统函数的设计是指根据滤波器的规格化要求，设计出数字滤波器的系统函数。

基于FPGA的数字滤波器的设计与实现

基于FPGA的数字滤波器的设计与实现数字滤波器是一种非常重要的数字信号处理技术，用于消除输入信号中的噪声，并提高信号品质和可靠性。

FPGA（Field Programmable Gate Array）是一种用于构建数字电路的可编程逻辑器件，因其高度的可定制性、可重构性和高性能而被广泛应用于数字信号处理中。

本文将介绍基于FPGA的数字滤波器的设计和实现，包括滤波器原理、数字滤波器设计方法、FPGA实现技术以及实验结果分析等内容。

一、数字滤波器原理数字滤波器是滤波器的一种，其实现基于数字信号处理技术。

数字滤波器的输入信号是离散时间信号，输出信号也是离散时间信号。

数字滤波器通过在离散时间域上对输入信号进行滤波，实现对输入信号中某些频率成分的滤除或保留。

数字滤波器通常分为FIR（有限脉冲响应）滤波器和IIR（无限脉冲响应）滤波器两类。

FIR滤波器是一种线性相位滤波器，其系统函数是一个有限长度的冲激响应权重系数序列。

FIR滤波器通过对输入信号的每个样本与权重系数的乘积进行累加，输出得到滤波后的信号。

FIR滤波器具有零相位失真、线性相应特性、易于设计、易于实现等优点。

IIR滤波器是一种具有无限脉冲响应的滤波器，其系统函数是一个有理多项式。

与FIR滤波器相比，IIR滤波器具有更高的滤波效率、更低的计算复杂度和更好的逼近性，但也存在稳定性差、相位失真大等问题。

二、数字滤波器设计方法数字滤波器的设计方法主要包括滤波器性能要求的确定、滤波器类型的选择、滤波器设计的数学模型的建立、滤波器参数的计算、滤波器实现等几个方面。

在确定滤波器性能要求方面，需要考虑滤波器的通频带、阻带、通带和阻带带宽、滤波器响应曲线、阶数等方面的参数。

在滤波器类型的选择方面，需要根据滤波器的性能要求、实现难易度、计算复杂度和开销等方面的因素进行综合考虑。

在滤波器设计的数学模型的建立方面，需要根据选定的滤波器类型建立其对应的数学模型。

在滤波器参数的计算方面，需要根据滤波器的数学模型进行参数的计算和优化。

基于FPGA的数字匹配滤波器的设计

摘要：字匹配滤波器（ＭＦ在通信和雷达接收机中应用广泛，数Ｄ）文章分析了匹配滤波器的重要参数和电路基本结构，结合数字匹配滤波器
在扩频系统中的应用，出了基于ＦＲ滤波器的Ｉ核设计数字匹配滤波器和折叠数字匹配滤波器的ＦＧ实现方法。给ＩＰＰＡ
文章编号：０６４Ｉ（００）６０６ — ２１０ — ３１２１１— １４０
Ｏ引言
匹配滤波器在通信、达最佳接收机以及扩频通信中Ｐ雷Ｎ码捕获中被广泛应用，随着高速度ＦＧＰＡ器件的出现及相应ＥＡ软件Ｄ的成熟，于ＦＧ的数字匹配滤波器（Ｆ）计和实现成为研究基ＰＡＤＭ设热点ｌ与传统的声表面波匹配滤波器相比较，ｌｌ。数字匹配滤波器有着特殊的优点：理增益高，编程能力强，存在固有噪声，有噪处可不没图１传统ＦＲ型双路匹配滤波器结构Ｉ声积累问题，且处理信号的形式灵活。采用ＦＧ设计数字匹配而ＰＡ结构的顺序相反，加法器链的延迟替代了直接型ＦＲ结构中延迟且Ｉ滤波器，本较低，积减小，统的整体性能很高。成体系移位寄存器的作用。然，置结构的等待时间小，关长度的改变显倒相１ＭＦ重要参数Ｄ但匹配滤波器的量化位数和抽样频率在数字匹配滤波器设计中也非常方便，对前级的带负载能力要求较高。由于乘法器系数仅１，可以用加或者减的运算就可以代替实际意义上的乘法运一是两个非常重要的参数，化位数越多、量抽样频率越高，配滤波器为＋／１匹所简倒Ｉ的性能越好，硬件代价也越大，实际应用下，该实际根据情况算，以加法器代替了乘法器，化了电路。置型ＦＲ匹配滤波器但在应二者都兼顾到。献川多比特量化Ｄ文对ＭＦ在高斯白噪声及单频干扰结构图如图２所示。下的性能与模拟滤波器（化无穷阶数滤波器）行了比较，结论量进其是：高斯白噪声下，在当超过两比特量化时ＤＭＦ的输出信噪比，与模拟滤波器非常接近非相干固定振幅正弦波干扰下，化阶数在量超过３比特时，输出信噪比将会有２Ｂ差距。所以如果在高增益扩ｄ频系统中ＤＭＦ的相关长度较长，为避免硬件代价太大可采用３比特量化方案。样在保证性能的同时，件规模将大大减少。设在这硬假扩频系统中以４信于码元速率采样率进行过采样。设计中ＰＮ码长为１７２，采用全周期相关，那么数字匹配滤波器的抽头系数有５８０个。对于ＦＧＰＡ器件，可以通过下式计算所需资源数：占用触发器数：每个样点量化位数× 采样率ｘＮ码序列位长。过Ｐ

基于FPGA的多模式数字匹配滤波器的设计与实现

ｔｅｍ．ＤｅｓｉｇｎｉｎｇｉｔｂａｓｅｄｏｎＦＰＧＡｃａｎｇａｉｎｈｉｇｈｅｒｓｙｓｔｅｍｐｅｒｆｏｒｍａｎｃｅ．Ｆｉｒｓｔｌｙ，ｔｈｅｐｉｒｎｃｉｐｌｅｏｆｄｉｇｉｔａｌｍａｔｃｈｅｄｆｉｌｔｅｒｉｓｉｎｔｒｏｄｕｃｅｄ，
ｃｅｉｖｉｎｇｅｎｄｏｆｔｈｅｓａｍｅｄｉｒｅｃｔｓｅｑｕｅｎｃｅｓｐｒｅａｄｓｐｅｃｔｒｕｍｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍｆｏｒｄｅｓｐｒｅａｄｉｎｇｏｆｓｐｒｅａｄｓｐｅｃｔｕｍｓｒｉｇｎｌｓａｗｉｔｈｍｕｌｔｉｐｌｅｓｐｒｅａｄ—ｓｐｅｃｔｒｕｍｒａｔｉｏｓｉｍｐｒｏｖｅｓｔｈｅｐｅｒｆｏｍａｒｎｃｅｏｆｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍ．Ｏｎｈｉｔｓｂａｓｉｓ，ｔｈｅｅｆｆｅｃｔｉｖｅｎｅｓｓｉｓｖｅｉｆｒｉｅｄｂｙ
获得更高的系统性能。首先介绍了数字匹配滤多模式ＤＭＦ的设计原理，在同一个直接序列扩频通信系统的接收端集成多种模式，实现对多种扩频比扩频信号的解扩，提高通信系统的性能。在此基础上，通

数字匹配滤波器的优化设计与FPGA实现

维普资讯
一
７一０
《国外电子元器件》０６２０年第５期２０年５月０６
●主题论文
数字匹配滤波器的优化设计与ＦＧＡ实现Ｐ
（光，田斌王，吴勉易克初田红心，，）
（．安电子科技大学综合业务网国家重点实验室，西西安７０７；１西陕１０１２深圳通创通信有限公司，东深圳５８０）．广１０１
接
匹配滤波器是扩频通信中的关键部件，的性它
能直接影响到通信的质量。本文从数字匹配滤波器
的理论及结构出发，讨论了它在数字通信直扩系统中的应用，并对其基于ＦＧ的具体实现进行了优ＰＡ
化。
２数字匹配滤波捕获技术
ＡｂｔａｔＴｅｍ— ｅｕｎｅＳｓｎｈｏｏｓｃｐｕｎｎｄｒｃｅｕｎｅｓｒａｐｃｒｍｙｔｍｙＵ — ｓｒｃ：ｈｓｑｅｃ ’ ｙｃｒｎｕａｔｒｇｉｉｅｔｓｑｅｃｐｅｄｓｅｔｕｓｓｅｂＳｉｉｇｄｇｔｌｍａｃｉｇｆｔｒｉｄｓｒｅ，ｉｅｌａｉｎｓｒｃｕｅｉａａｙｅｎｔｏｔｚｔｎｉｌ — ｎｉｉｔｈｎｌｅｃｂｄａｉｅｓｉｔｒａｉｔｔｕｔｒｓｎｌｚｄａｄｉｐｉａｉｍｐｅｓｚｏｓｍｉｏｍｅｔｔｎｉｉｃｓｅｎｄｔｉＴｅｒｓｌｓｏｈｔｔｅｏｔｚｔｎｄｇｔｌｍａｃｉｇｆｔｒｃｎｄ — ｎａｉｓｄｓｕｓｄｉｅａｌｏ．ｅｕｔｈｗｓｔａｈｐｉａｉｉｉｔｈｎｌａｅｈｍｉｏａｉｅｃｅｓｈｅｏｒｅｏｃｐｔｎｇｅｔｎｎｒａｅｗｏｋｎｆｃｅｃ．ｒａｅｔｅｒｓｕｃｃｕａｉｒａｌａｄｉｃｅｓｒｉｇｅｆｉｎｙｏｙｉ

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●主题论文１引言在通信系统中，匹配滤波器的应用十分广泛，尤其在扩频通信如在ＣＤＭＡ系统中，用于伪随机序列（通常是ｍ序列）的同步捕获。

匹配滤波器是扩频通信中的关键部件，它的性能直接影响到通信的质量。

本文从数字匹配滤波器的理论及结构出发，讨论了它在数字通信直扩系统中的应用，并对其基于ＦＰＧＡ的具体实现进行了优化。

２数字匹配滤波捕获技术在直接序列扩频解扩系统中，数字匹配滤波器的捕获是以接收端扩频码序列作为数字ＦＩＲ滤波器的抽头系数，对接收到的信号进行相关滤波，滤波输出结果进入门限判决器进行门限判决，如果超过设定门限，表明此刻本地序列码的相位与接收扩频序列码的相位达到同步。

如果并未超过设定门限，则表明此刻本地序列码的相位与接收到的扩频序列码的相位不同步，需要再次重复相关运算，直到同步为止，如图１所示。

数字匹配滤波器由移位寄存器、乘法器和累加器组成，这只是ＦＩＲ滤波器的结构形式，只不过伪数字匹配滤波器的优化设计与ＦＰＧＡ实现（王光１，田斌１，吴勉２，易克初１，田红心１）（１．西安电子科技大学综合业务网国家重点实验室，陕西西安７１００７１；２．深圳通创通信有限公司，广东深圳５１８００１）摘要：介绍在直接序列扩频通信中应用数字匹配滤波器实现ｍ序列同步，分析其具体结构，详细讨论了其基于ＦＰＧＡ（现场可编程门阵列）的性能优化。

结果表明，数字匹配滤波器用ＦＰＧＡ实现时，能够大大减少资源占用，并提高工作效率。

关键词：ＦＰＧＡ；数字匹配滤波器；直接序列扩频中图分类号：ＴＮ７１３文献标识码：Ａ文章编号：１００６－６９７７（２００６）０５－００７０－０４Ｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒ’ｓｏｐｔｉｍｉｚａｔｉｏｎｄｅｓｉｇｎｉｎｇａｎｄＦＰＧＡｉｍｐｌｅｍｅｎｔａｔｉｏｎＷＡＮＧＧｕａｎｇ１，ＴＩＡＮＢｉｎ１，ＷＵＭｉａｎ２，ＹＩＫｅ－ｃｈｕ１，ＴＩＡＮＨｏｎｇ－ｘｉｎ１（１．ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｏｆＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓＮｅｔｗｏｒｋｓ，ＸｉｄｉａｎＵｎｉｖｅｒｓｉｔｙ，Ｘｉ’ａｎ７１００７１，Ｃｈｉｎａ；２．ＳｈｅｎｚｈｅｎＮｅｗＣｏｍＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓＣｏ．，Ｌｔｄ，Ｓｈｅｎｚｈｅｎ５１８００１，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｔｈｅｍ－ｓｅｑｕｅｎｃｅ’ｓｓｙｎｃｈｒｏｎｏｕｓｃａｐｔｕｒｉｎｇｉｎｄｉｒｅｃｔｓｅｑｕｅｎｃｅｓｐｒｅａｄｓｐｅｃｔｒｕｍｓｙｓｔｅｍｂｙｕｓ－ｉｎｇｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒｉｓｄｅｓｃｒｉｂｅｄ，ｉｔｓｒｅａｌｉｚａｔｉｏｎｓｔｒｕｃｔｕｒｅｉｓａｎａｌｙｚｅｄａｎｄｉｔｓｏｐｔｉｍｉｚａｔｉｏｎｉｍｐｌｅ－ｍｅｎｔａｔｉｏｎｉｓｄｉｓｃｕｓｓｅｄｉｎｄｅｔａｉｌ．Ｔｈｅｒｅｓｕｌｔｓｈｏｗｓｔｈａｔｔｈｅｏｐｔｉｍｉｚａｔｉｏｎｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒｃａｎｄｅ－ｃｒｅａｓｅｔｈｅｒｅｓｏｕｒｃｅｏｃｃｕｐａｔｉｏｎｇｒｅａｔｌｙａｎｄｉｎｃｒｅａｓｅｗｏｒｋｉｎｇｅｆｆｉｃｉｅｎｃｙ．Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒ；ｄｉｒｅｃｔｓｅｑｕｅｎｃｅｓｐｒｅａｄｓｐｅｃｔｒｕｍ图１数字匹配滤波器的结构图码寄存器中的系数为－１或＋１，实际并不是真正意义上的乘法。

伪码寄存器中的数据可以由一种伪随机序列发生器产生。

数字匹配滤波器的表达式为：其中，ｘ（ｎ）为输入信号；ｈ（－ｉ）为滤波系数，由接收端扩频码决定，取值－１或＋１，ｍ序列码元为１，取值为＋１，ｍ序列码元为０，取值为－１。

匹配滤波器的长度Ｎ等于扩频比，也就是对于每一信息符号的扩频码元数，即Ｔｂ／Ｔｃ。

当输入信号｛ｘ（ｎ）｝与本地扩频码｛ｈ（－ｉ）｝匹配时，时输出Ｚ达到最大，超出预先设定的门限，表示捕获成功。

很显然，数字匹配滤波器中的关键部件是乘法器和累加器，而移位寄存器可以由信号的相互移位来实现，例如要实现８ｂｉｔ串行数据的移位，假设输入数据序列为ｄｉｎ，移位寄存器中的信号为ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７，用ＶＨＤＬ语言中的进程语句实现程序为［１］：ｐｒｏｃｅｓｓ（ｃｌｋ）ｂｅｇｉｎｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝‘１’）ｔｈｅｎｄ７＜＝ｄ６；ｄ６＜＝ｄ５；ｄ５＜＝ｄ４；ｄ４＜＝ｄ３；ｄ３＜＝ｄ２；ｄ２＜＝ｄ１；ｄ１＜＝ｄ０；ｄ０＜＝ｄｉｎ；ｅｎｄｉｆ；ｅｎｄｐｒｏｃｅｓｓ；每来一个时钟信号，信号同时改变１次，这就实现了和移位寄存器相同的功能。

这样的进程实现并不需要太多的逻辑单元。

所以影响资源占用和工作效率的主要是乘法器和累加器。

下面讨论就乘法器和累加器分别加以讨论，研究其对资源和效率的影响。

３乘法器由于此处采用的是０，１的二进制系统，所以将逻辑０映射为实际电平－１，逻辑１映射为实际电平＋１，也就是伪码寄存器中的系数。

移位寄存器抽头输出为有符号二进制补码，采用乘法器实现相乘运算时，如果伪码较长，则需要耗费太多的逻辑单元且运行速度过慢。

已经知道，一个数乘以１不改变原值，而乘以－１则改变符号，因为移位寄存器抽头系数只能是１和－１，可以考虑用二进制的补码运算来代替相乘１和－１运算，这就避免了相乘运算对资源的大量耗费，并能提高运算速度。

可以看到，伪码寄存器中的系数为＋１或－１，如对移位抽头输出进行乘１运算，相当于不改变原补码值，而对移位抽头输出进行乘－１运算，则相当于对原补码数值改变符号，并对低位二进制码元求其补码值。

下面证明上述结论［２］。

假设二进制补码数为ｘ＝ｘｎ－１ｘｎ－２ｘｎ－３…ｘ２ｘ１ｘ０（２）最高位ｘｎ－１为符号位，其取值为０或１，０代表正数，１代表负数。

不失一般性，设ｘｎ－２，ｘｎ－３，ｘ１，ｘ０均为１，ｘ２到ｘｎ－４均设为０，则二进制补码数ｘ的后ｎ－１位代表的真值为２ｎ－２＋２ｎ－３＋２１＋２０当最高位ｘｎ－１＝０时，若移位抽头输出系数为１，则ｘ代表的正数乘１后仍然是ｘｎ－２＋２ｎ－３＋２１＋２０，正数的补码表示还是ｘ。

若移位抽头输出系数为－１，ｘ代表的正数和－１相乘后变为负数，取ｘ的后ｎ－１位的补码值，可以表示为２ｎ－４＋２ｎ－３＋…＋２３＋２０，改变ｘ最高位的符号位为１，取２ｎ－４＋２ｎ－３＋…＋２３＋２０的二进制表示作为ｘ的后（ｎ－１）位，即为ｘ与－１相乘的补码表示；当最高位ｘｎ－１＝１时，若移位抽头输出系数为１，则ｘ代表的负数乘１后的真值仍然是ｘ的后ｎ－１位的补码值２ｎ－４＋２ｎ－３＋…＋２３＋２０，负数的补码表示还是ｘ。

若移位抽头输出系数为－１，ｘ代表的负数和－１相乘后变为正数，取ｘ的后ｎ－１位的补码值，可以表示为２ｎ－４＋２ｎ－３＋…＋２３＋２０，改变ｘ最高位的符号位为０，取２ｎ－４＋２ｎ－３＋…＋２３＋２０的二进制表示作为ｘ的后（ｎ－１）位，即为ｘ与－１相乘的补码表示。

结论成立，二进制求补运算代替乘法器的处理框图为如图２所示。

综上所述，在数字匹配滤波器中，因为滤波系数即移位抽头系数取值只能为１或－１，所以将有符号图２补码器的结构数的二进制补码的乘法运算变为求补码运算是完全可行的，这就避免了乘法运算对于资源的大量需求，运算速度也可大大提高。

在补码运算中，对每个移位抽头输出同时并行运算，并在后两个时钟得到并行求补码运算输出数据。

传统设计乘法器时，输入ｎ１，ｎ２位的２路有符号补码，结果输出为ｎ１＋ｎ２位二进制补码数据。

随着移位寄存器输入有符号二进制补码矢量数据，时钟改变一次，移位寄存器每个抽头输出均和相应的抽头系数做一次相乘运算。

求补码运算代替乘法器时，不同于传统的乘法器设计，寄存器中每一数据只需求其补码即可，省略了相乘运算。

从根本上说，用求补代替相乘运算只是功能相同，但可以大大减少资源浪费并提高运算速度，所以有很大的应用优势。

４累加器数字匹配滤波器的移位寄存器每一级抽头进行１次乘法运算，结果输出到累加器进行累加，当运算到最后一级时，输出累加结果，送入门限判决器进行判决。

当对２个二进制补码相加时，若２个加数都为Ｂｂｉｔ，考虑到数据可能溢出，则加法器的输出只需要（Ｂ＋１）ｂｉｔ；而当３个ｂｉｔ二进制补码相加时，输出则需要（Ｂ＋２）ｂｉｔ。

通过观察可以发现：２Ｎ个Ｂｂｉｔ二进制补码的值可以用（Ｂ＋Ｎ）ｂｉｔ二进制表示。

４．１传统的累加器设计考虑到传统累加器数据可能溢出，故将数据位展宽，比如在本仿真中，６３个４位有符号补码求和，最后结果最多为４＋６位，其中４为每一加数的位数，因为２６＜６４，故扩展位为６位。

所以计算，如果数据位不足１０位，正数在数据前加０，负数在数据前加１，这样每一数据都是１０位（包括符号位），不用考虑溢出问题，完全用６２个１０位加法器可以实现。

４．２较优的累加器设计随着移位级数的增加，加法器的位数当然也要相应增加，第１级加法器用（Ｂ＋１）位，第２、３级用（Ｂ＋２）位，第４级到第７级用（Ｂ＋３）位，后面依次类推。

这样设计，每一级并没有用考虑溢出结果的最多位的加法器，而是递推增加，可以减少资源浪费。

４．３优化的累加器设计将匹配滤波器的乘法器输出数据进行分组，并执行加法运算，第一级的加法器用（Ｂ＋１）位，第二级用位，第三级用（Ｂ＋３）位，后面依次类推。

每一级的加法器数量是前面的大约一半，依几何级数递减，这样的设计在低位相加时用了较多的加法器并以几何级数递减，也就避免了高位相加的资源浪费。

以６３位ｍ序列为例，设有符号补码数为Ｂ位：将前６２位输入分为２组，每一组输入和另一组中相应输入作相加运算，总共用到３１个（Ｂ＋１）位加法器；余１位输入和３１个（Ｂ＋１）位加法器输出再次分组，用到１６个（Ｂ＋２）位加法器；１６个（Ｂ＋２）位加法器输出再次分组，用到８个（Ｂ＋３）位加法器；１６个（Ｂ＋２）位加法器输出再次分组，用到８个（Ｂ＋３）位加法器；８个（Ｂ＋２）位加法器输出再次分组，用到４个（Ｂ＋４）位加法器；４个（Ｂ＋４）位加法器输出再次分组，用到２个（Ｂ＋５）位加法器；２个（Ｂ＋５）位加法器输出再次分组，用到１个（Ｂ＋６）位加法器。

６３位累加器占用加法器的比较如表１所示。

较优累加器的运算形式是串行，而优化累加器的运算形式是并行。

可以很明显看出，优化的累加器比较优的累加器更能减少资源占用，运行效率也可大大提高。

４．４Ｑｕａｔｕｓ模块化设计法Ｑｕａｔｕｓ仿真软件的ＭｅｇａＷｉｚａｒｄＰｌｕｇ－ＩｎＭａｎａｇ－ｅｒ中提供了ｐａｒａｌｌｅｌ＿ａｄｄ模块，用户可以自由设计输入数据位宽，累加数据个数，定义累加输入数据类型，模块最终自动生成适当位宽的数据输出（考虑了所有的数据溢出）。

与上面的累加器设计比较，这样的设计很方便，可读性强，程序简练。

实际中逻辑单元占用也不是很多，只比上面多出１０％左右。

所以，如果不是特别关注资源占用问题，这样的设计也不失为一种好方法。