数字匹配滤波器的优化设计与FPGA实现

●主题论文

１

引言

在通信系统中，匹配滤波器的应用十分广泛，尤

其在扩频通信如在ＣＤＭＡ系统中，用于伪随机序列（通常是ｍ序列）的同步捕获。

匹配滤波器是扩频通信中的关键部件，它的性能直接影响到通信的质量。本文从数字匹配滤波器的理论及结构出发，讨论了它在数字通信直扩系统中的应用，并对其基于ＦＰＧＡ的具体实现进行了优化。

２

数字匹配滤波捕获技术

在直接序列扩频解扩系统中，数字匹配滤波器

的捕获是以接收端扩频码序列作为数字ＦＩＲ滤波器的抽头系数，对接收到的信号进行相关滤波，滤波输出结果进入门限判决器进行门限判决，如果超过

设定门限，表明此刻本地序列码的相位与接收扩频序列码的相位达到同步。如果并未超过设定门限，则表明此刻本地序列码的相位与接收到的扩频序列码的相位不同步，需要再次重复相关运算，直到同步为止，如图１所示。

数字匹配滤波器由移位寄存器、乘法器和累加器组成，这只是ＦＩＲ滤波器的结构形式，只不过伪

数字匹配滤波器的优化设计与ＦＰＧＡ实现

（王光１，田斌１，吴勉２，

易克初１，田红心１）

（１．西安电子科技大学综合业务网国家重点实验室，陕西西安７１００７１；

２．深圳通创通信有限公司，广东深圳５１８００１）

摘要：介绍在直接序列扩频通信中应用数字匹配滤波器实现ｍ序列同步，分析其具体结构，详细讨论了其基于ＦＰＧＡ（现场可编程门阵列）的性能优化。结果表明，数字匹配滤波器用ＦＰＧＡ实现时，能够大大减少资源占用，并提高工作效率。关

键

词：ＦＰＧＡ；数字匹配滤波器；直接序列扩频

中图分类号：ＴＮ７１３

文献标识码：Ａ

文章编号：１００６－６９７７（２００６）０５－００７０－０４

Ｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒ’ｓｏｐｔｉｍｉｚａｔｉｏｎｄｅｓｉｇｎｉｎｇ

ａｎｄＦＰＧＡｉｍｐｌｅｍｅｎｔａｔｉｏｎ

ＷＡＮＧＧｕａｎｇ１，ＴＩＡＮＢｉｎ１，

ＷＵＭｉａｎ２，ＹＩＫｅ－ｃｈｕ１，ＴＩＡＮＨｏｎｇ－ｘｉｎ１

（１．ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｏｆＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓＮｅｔｗｏｒｋｓ，ＸｉｄｉａｎＵｎｉｖｅｒｓｉｔｙ，Ｘｉ’ａｎ７１００７１，Ｃｈｉｎａ；

２．ＳｈｅｎｚｈｅｎＮｅｗＣｏｍＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓＣｏ．，Ｌｔｄ，Ｓｈｅｎｚｈｅｎ５１８００１，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ：Ｔｈｅｍ－ｓｅｑｕｅｎｃｅ’ｓｓｙｎｃｈｒｏｎｏｕｓｃａｐｔｕｒｉｎｇｉｎｄｉｒｅｃｔｓｅｑｕｅｎｃｅｓｐｒｅａｄｓｐｅｃｔｒｕｍｓｙｓｔｅｍｂｙｕｓ－

ｉｎｇｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒｉｓｄｅｓｃｒｉｂｅｄ，ｉｔｓｒｅａｌｉｚａｔｉｏｎｓｔｒｕｃｔｕｒｅｉｓａｎａｌｙｚｅｄａｎｄｉｔｓｏｐｔｉｍｉｚａｔｉｏｎｉｍｐｌｅ－ｍｅｎｔａｔｉｏｎｉｓｄｉｓｃｕｓｓｅｄｉｎｄｅｔａｉｌ．Ｔｈｅｒｅｓｕｌｔｓｈｏｗｓｔｈａｔｔｈｅｏｐｔｉｍｉｚａｔｉｏｎｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒｃａｎｄｅ－ｃｒｅａｓｅｔｈｅｒｅｓｏｕｒｃｅｏｃｃｕｐａｔｉｏｎｇｒｅａｔｌｙａｎｄｉｎｃｒｅａｓｅｗｏｒｋｉｎｇｅｆｆｉｃｉｅｎｃｙ．

Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ｄｉｇｉｔａｌｍａｔｃｈｉｎｇｆｉｌｔｅｒ；ｄｉｒｅｃｔｓｅｑｕｅｎｃｅｓｐｒｅａｄｓｐｅｃｔｒｕｍ

图１

数字匹配滤波器的结构图

码寄存器中的系数为－１或＋１，实际并不是真正意义上的乘法。伪码寄存器中的数据可以由一种伪随机序列发生器产生。

数字匹配滤波器的表达式为：

其中，ｘ（ｎ）为输入信号；ｈ（－ｉ）为滤波系数，由接收端扩频码决定，取值－１或＋１，ｍ序列码元为１，取值为＋１，ｍ序列码元为０，取值为－１。匹配滤波器的长度Ｎ等于扩频比，也就是对于每一信息符号的扩频码元数，即Ｔｂ／Ｔｃ。当输入信号｛ｘ（ｎ）｝与本地扩频码｛ｈ

（－ｉ）｝匹配时，时输出Ｚ达到最大，超出预先设定的门

限，表示捕获成功。

很显然，数字匹配滤波器中的关键部件是乘法器和累加器，而移位寄存器可以由信号的相互移位来实现，例如要实现８ｂｉｔ串行数据的移位，假设输入数据序列为ｄｉｎ，移位寄存器中的信号为ｄ０，ｄ１，

ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７，用ＶＨＤＬ语言中的进程语句

实现程序为［１］：

ｐｒｏｃｅｓｓ（ｃｌｋ）ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝‘１’）ｔｈｅｎ

ｄ７＜＝ｄ６；ｄ６＜＝ｄ５；ｄ５＜＝ｄ４；ｄ４＜＝ｄ３；ｄ３＜＝ｄ２；ｄ２＜＝ｄ１；ｄ１＜＝ｄ０；ｄ０＜＝ｄｉｎ；ｅｎｄｉｆ；ｅｎｄｐｒｏｃｅｓｓ；

每来一个时钟信号，信号同时改变１次，这就实现了和移位寄存器相同的功能。这样的进程实现并不需要太多的逻辑单元。

所以影响资源占用和工作效率的主要是乘法器和累加器。下面讨论就乘法器和累加器分别加以讨论，研究其对资源和效率的影响。

３

乘法器

由于此处采用的是０，１的二进制系统，所以将

逻辑０映射为实际电平－１，逻辑１映射为实际电

平＋１，也就是伪码寄存器中的系数。

移位寄存器抽头输出为有符号二进制补码，采用乘法器实现相乘运算时，如果伪码较长，则需要耗费太多的逻辑单元且运行速度过慢。

已经知道，一个数乘以１不改变原值，而乘以－

１则改变符号，因为移位寄存器抽头系数只能是１

和－１，可以考虑用二进制的补码运算来代替相乘１和－１运算，这就避免了相乘运算对资源的大量耗费，并能提高运算速度。

可以看到，伪码寄存器中的系数为＋１或－１，如对移位抽头输出进行乘１运算，相当于不改变原补码值，而对移位抽头输出进行乘－１运算，则相当于对原补码数值改变符号，并对低位二进制码元求其补码值。下面证明上述结论［２］。

假设二进制补码数为

ｘ＝ｘｎ－１ｘｎ－２ｘｎ－３…ｘ２ｘ１ｘ０（２）最高位ｘｎ－１为符号位，其取值为０或１，０代表

正数，１代表负数。

不失一般性，设ｘｎ－２，ｘｎ－３，ｘ１，ｘ０均为１，ｘ２到ｘｎ－４

均设为０，则二进制补码数ｘ的后ｎ－１位代表的真值为

２ｎ－２＋２ｎ－３＋２１＋２０

当最高位ｘｎ－１＝０时，若移位抽头输出系数为１，则ｘ代表的正数乘１后仍然是ｘｎ－２＋２ｎ－３＋２１＋２０，正数

的补码表示还是ｘ。

若移位抽头输出系数为－１，ｘ代表的正数和－１相乘后变为负数，取ｘ的后ｎ－１位的补码值，可以表示为２ｎ－４＋２ｎ－３＋…＋２３＋２０，改变ｘ最高位的符号位为

１，取２ｎ－４＋２ｎ－３＋…＋２３＋２０的二进制表示作为ｘ的后（ｎ－１）位，即为ｘ与－１相乘的补码表示；

当最高位ｘｎ－１＝１时，若移位抽头输出系数为１，则ｘ代表的负数乘１后的真值仍然是ｘ的后ｎ－１位的补码值２ｎ－４＋２ｎ－３＋…＋２３＋２０，负数的补码表示还是ｘ。

若移位抽头输出系数为－１，ｘ代表的负数和－１相乘后变为正数，取ｘ的后ｎ－１位的补码值，可以表示为２ｎ－４＋２ｎ－３＋…＋２３＋２０，改变ｘ最高位的符号位为

０，取２ｎ－４＋２ｎ－３＋…＋２３＋２０的二进制表示作为ｘ的后（ｎ－１）位，即为ｘ与－１相乘的补码表示。

结论成立，二进制求补运算代替乘法器的处理框图为如图２所示。

综上所述，在数字匹配滤波器中，因为滤波系数即移位抽头系数取值只能为１或－１，所以将有符号