VHDL抢答器设计--LC

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VHDL语言智能抢答器实验设计

--河南农业大学课程设计报告设计题目：智能抢答器的VHDL语言实验报告学院: 理学院专业: 电子信息科学与技术学号: ０7081０1037班级：０7级电科(2）班**：***电子邮件： 8４72６7233@ｑｑ．com日期: ２011年01月 08 日成绩:指导教师:--河南农业大学理学院课程设计任务书学生姓名王晓南指导教师贾树恒林爱英学生学号 0７0８1０１０３７专业电子信息科学与技术题目智能抢答器VH ＤL 语言实验报告任务与要求设计要求:1.:1.抢答器同时供抢答器同时供4名选手或４个代表队比赛名选手或４个代表队比赛,,分别用４个按钮S ０～０～Ｓ３表示。

Ｓ３表示。

2.2.设置一个系统清除和抢答控制开关设置一个系统清除和抢答控制开关S,S,该开关由主持人该开关由主持人控制。

控制。

３．抢答器具有锁存与显示功能。

即选手按动按钮，锁存相应的编号相应的编号,,并在LE LEＤ数码管上显示，Ｄ数码管上显示，同时扬声器发出报警声响提示。

选手抢答实行优先锁存响提示。

选手抢答实行优先锁存,,优先抢答选手的编号一直保持到主持人将系统清除为止。

持到主持人将系统清除为止。

4. 4. 抢答器具有定时抢答功能抢答器具有定时抢答功能抢答器具有定时抢答功能,,且一次抢答的时间由主持人设定（如３０秒）。

当主持人启动“开始”键后，定时器进行减计时减计时,,同时扬声器发出短暂的声响同时扬声器发出短暂的声响,,声响持续的时间０声响持续的时间０..５秒左右。

左右。

５. . 如果定时时间已到，无人抢答，本次抢答无效，系统如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示０报警并禁止抢答，定时显示器上显示０00。

技术要点:1:1、实现封锁功能；、实现封锁功能；、实现封锁功能； 3 3 3、总程序的编译、仿真、打包并下载、总程序的编译、仿真、打包并下载到实验箱。

实验九基于VHDL的抢答器的设计

基于VHDL的抢答器的设计一、实验目的1、熟悉四人抢答器的工作原理。

1、加深对VHDL语言的理解。

2、掌握EDA开发的基本流程。

二、实验原理抢答器在各类竞赛性质的场合得到了广泛的应用，它的出现，消除了原来由于人眼的误差而未能正确判断最先抢答的人的情况。

抢答器的原理比较简单，首先必须设置一个抢答允许标志位，目的就是为了允许或者禁止抢答者按按钮；如果抢答允许位有效，那么第一个抢答者按下的按钮就将其清楚，同时记录按钮的序号，也就是对应的按按钮的人，这样做的目的是为了禁止后面再有人按下按钮的情况。

总的说来，抢答器的实现就是在抢答允许位有效后，第一个按下按钮的人将其清除以禁止再有按钮按下，同时记录清楚抢答允许位的按钮的序号并显示出来，这就是抢答器的实现原理。

三、实验内容本实验的任务是设计一个四人抢答器，用按键模块的K8来作抢答允许按钮，用K1～K4来表示1号抢答者～4号抢答者，同时用LED模块的D1～D4分别表示于抢答者对应的位子。

具体要求为：按下K8一次，允许一次抢答，这时K1～K4中第一个按下的按键将抢答允许位清除，同时将对应的LED点亮，用来表示对应的按键抢答成功。

数码管显示对应抢答成功者的号码。

四、实验步骤1、打开QUARTUSII软件，新建一个工程。

2、建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。

3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。

4、编写完VHDL程序后，保存起来。

方法同实验一。

5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。

6、编译仿真无误后，根据用户自己的要求进行管脚分配。

分配完成后，再进行全编译一次，以使管脚分配生效。

7、根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起来。

如果是调用的本书提供的VHDL代码，则实验连线如下：START：允许抢答信号，接一个按键开关K8。

基于vhdl语言的八路数字抢答器设计说明书

题目：基于VHDL语言的八路数字抢答器设计【作者简介】班级：班号：姓名：学号：摘要抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，是竞赛问答中一种常用的必备装置；从原理上讲，它是一种典型的数字电路，其中包括了组合逻辑电路和时序逻辑电路．电路结构形式多种多样，可以利用简单的与非门构成，也可以利用触发器构成，也可以利用单片机来完成．利用单片机来设计抢答器，使得结果更简单，功能更优越。

本设计是基于单片机控制的六路抢答器，利用单片机的定时器/计数器定时和记数的原理，将软、硬件有机地结合起来，使得系统能够正确地进行计时，同时使数码管能够正确地显示时间。

用开关做键盘输出，扬声器发生提示。

同时系统能够实现：在抢答中，只有开始后抢答才有效，如果在开始抢答前抢答为无效；抢答限定时间和回答问题的时间可在1-99s 设定；可以显示是哪位选手有效抢答和无效抢答，正确按键后有音乐提示；抢答时间和回答问题时间倒记时显示，满时后系统计时自动复位及主控强制复位；按键锁定，在有效状态下，按键无效非法。

关键词抢答器;EDA;VHDL语言AbstractAnswer devices as an electronic products, has long been widely used in a variety of occasions, intelligence and knowledge competitions, quiz contests are essential in a commonly used device; from the principle, it is a typical digital circuit, including a combination of logic circuits and sequential logic circuit. Circuit structure of a variety of forms, can make use of simple and non-gate structure can also be used to trigger composition, can also be used to complete single-chip microcomputer. Answer the use of single-chip design, and makes the results more simple function better.The design is based on the six-way SCM Answer, and the use of single-chip timer / counter timing and number of the principles in mind, the hardware and software combine to make the system time correctly, while the digital control able to correctly display the time. Switch the keyboard to do with output, speaker prompted occurred. At the same time, the system can be realized: In the Answer, only after the Answer to be valid, if at the beginning of pre-Answer Answer invalid; Answer to answer the question of limited time and the time can be set in 1-99s; can show who's effective and Answer Answer invalid, the correct button prompt after the music; Answer question time and time 倒记时show full time after the system automatically reset and master reset mandatory; keys locked in the effective state, the key is invalid illegal.Key words answer devices;EDA;VHDL language一、设计原理与技术方法：（一）整体简介Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。

数字式竞赛抢答器的VHDL设计

实验报告实验名称：VHDL实验实验日期：2012年3月7日学院：信息工程学院班级：2009级通信工程一班姓名：沈晶晶学号：2009550607数字式竞赛抢答器的VHDL设计1、设计任务及要求：设计任务：（1）设计一个可容纳8组参赛的数字式抢答器，每组设一个按钮，供抢答使用。

（2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。

（3）设置一个主持人“复位”按钮。

（4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。

扩展功能：（5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。

设计要求：（1）采用VHDL语言编写程序，并在QUARTUS II平台中进行仿真，下载到EDA实验箱进行验证。

（2）编写设计报告，要求包括方案选择、程序清单、调试过程、测试结果及心得体会。

（3）设计时间和地点：两个星期，信息楼4楼EDA实验室。

定时抢答器的总体框图如图1所示，它由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。

扩展电路完成各选手的得分显示功能。

定时抢答器的工作过程是：接通电源时，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯；抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工作：（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2）扬声器发出短暂声响，提醒主持人注意；（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；（4）当选手将问题回答完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。

本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。

基于VHDL的智力竞赛抢答器的设计与实现

摘要本课程设计主要内容是利用EDA技术设计一个可容纳四组选手的智力竞赛抢答器，全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的组合逻辑电路和时序逻辑电路编程。

本课程设计的开发仿真工具是MAX+plus II，采用自顶向下、逐层细化的设计方法设计整套系统，顶层模块用图形描述，底层文件用VHDL语言描述。

通过波形仿真，实现了智力竞赛抢答器的基本功能，达到了设计要求。

关键字智力竞赛抢答器；EDA技术；VHDL；MAX+plus II；自顶向下1 引言20世纪90年代，引进数字系统设计方法发生突破性变革的技术是VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成电路硬件描述语言）。

它是一种IEEE-1076标准所规范的硬件描述语言，主要用于算法级、寄存器级到门级的多种抽象设计层次的数字系统建模，已成为电子设计自动化（EDA）的一种重要手段。

本课程设计的主要目的是：全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养设计综合电路的能力，养成编写文档资料的习惯和规范编程的思想。

2 智力竞赛抢答器的主要功能设计一个4人参加的智力竞赛抢答计时器。

该系统具有回答问题时间控制的功能，要求回答问题时间小于等于100秒(显示为0～99)，时间显示采用倒计时方式。

当达到限定时间时，发出声响以示警告；当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。

智力竞赛抢答器的功能分块如图2-1所示。

图2-1智力竞赛抢答器功能模块划分图该智力竞赛抢答器分为七个模块，分别为：鉴别模块、锁存器模块、转换模块、选择输出模块、倒计时模块、片选模块和显示模块。

电子信息工程基于VHDL的抢答器

目录一、设计要求--------------------------------------------------------------------------------二、设计方案--------------------------------------------------------------------------------三、设计程序--------------------------------------------------------------------------------四、管脚分配---------------------------------------------------------------------------------五、硬件下载实现现象描述-----------------------------------------------------------六、体会与收获-----------------------------------------------------------------------------一、设计要求1．具有第一抢答信号的鉴别和锁存功能。

在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。

同时，电路处于自锁状态，使其他组的抢答器按钮不起作用。

2．具有计时功能。

在初始状态时，主持人可以设置答题时间的初始值。

在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者开始回答问题。

此时，显示器从初始值开始倒计时，计至0时停止计数，同时扬声器发出超时报警信号。

若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。

二、设计方案从要实现的功能来看，层次化的设计会更加容易实现，将设计分为三个部分，第一部分用来实现第一抢答信号的鉴别和锁存功能，在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。

最全课程设计智力竞赛抢答器VHDL

Shaanxi University of Tecnology 通信工程专业课程设计Ⅱ题目竞赛抢答器的设计与实现学生姓名蒋清洋学号0613024047所在院(系)陕西理工学院电信工程系专业班级通信工程专业0 7 3 班指导教师侯宝生完成地点陕西理工学院电信工程系实验室2010 年 3 月 19 日通信工程专业课程设计Ⅱ任务书院(系) 电信工程系专业班级通信工程专业073班学生姓名蒋清洋一、课程设计Ⅱ题目竞赛抢答器的设计与实现二、课程设计Ⅱ工作自 2010 年 3 月 1 日起至 2010 年 3 月 19 日止三、课程设计Ⅱ进行地点: 电信工程系实验室四、课程设计Ⅱ的内容要求：设计一竞赛抢答器的设计与实现（方法要求：EDA）1、设计一个可容纳6组(或4组)参赛的数字式抢答器，每组设一个按钮，供抢答使用。

2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。

3、设置一个主持人“复位”按钮。

4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2~3秒的音响。

5、设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分，答错一次减10分。

指导教师侯宝生系(教研室)通信工程教研室接受任务开始执行日期2010年3月1日学生签名蒋青洋目录摘要-------------------------------------------------------------------------------- 4 绪论--------------------------------------------------------------------------------- 6 第一章方案及原理----------------------------------------------------------------- 7 一方案提出与分析---------------------------------------------------------- 71.0总体方案框图 ----------------------------------- 71.1方案一 ------------------------------------- 71.2 方案二 -------------------------------------- 71.3 方案分析 -------------------------------------- 7二系统的设计方案 ------------------------------------ 7 三．设计原理-------------------------------------------------------- 93．1总体结构设计------------------------------------------------- 93．2 FPGA简介------------------------------------------------ 9 第二章单元模块设计-------------------------------------------------------- 12一、抢答鉴别单元-------------------------------------------------- 12二、计分器电路单元---------------------------------------------------------- 13三、计时器电路单元--------------------------------------------------------- 14四、译码单元-------------------------------------------------------- 16五、模块的打包：-------------------------------------------------------- 17 第三章硬件测试-------------------------------- 18 外接电路器件------------------------------------------------ 20参考文献------------------------------------------------- 23 课程总结--------------------------------------------------- 24 致谢---------------------------------------------------- 25 附录A ----------------------------------------------------- 26[摘要]抢答器在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。

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河南科技学院机电学院 EDA课程设计报告

题目：基于VHDL的抢答器设计专业班级：姓名： LC 时间：2012.12.10 ～ 2012.12.28 指导教师：

完成日期：2012年12月 27日 1

基于VHDL的抢答器设计任务书要求设计一个16用户的抢答器。每个用户使用一个按键，有清零端，自动显示用户所在的线号。 2 基于VHDL的抢答器设计 1 智能抢答器系统的设计与实现 ...................................................................................................... 3 1.1 抢答器系统设计要求 .......................................................................................................... 3 1.2系统总体设计思想 .............................................................................................................. 3 1.3子模块的设计思想和实现.................................................................................................... 4 1.3.1 锁存模块的设计与实现 ............................................................................................ 4 1.3.2 编码模块的设计与实现 ............................................................................................ 4 1.3.3译码模块的设计与实现............................................................................................. 5 1.4抢答器的系统实现 .............................................................................................................. 6 2抢答器的仿真验证......................................................................................................................... 7 3实习心得与体会 ............................................................................................................................ 7 参考文献 ......................................................................................................................................... 7 附录 ............................................................................................................................................. 8 附录1 锁存模块VHDL程序..................................................................................................... 8 附录2 编码模块VHDL程序..................................................................................................... 9 附录3 译码模块VHDL程序................................................................................................... 10 3

基于VHDL的抢答器设计摘要：伴随着集成电路(IC)技术的发展,EDA技术已经成为现代电子设计的发展趋势，并在各大公司、企事业单位和科研教学部门广泛使用。VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。本文阐述了EDA的概念和发展、VHDL语言的优点和语法结构并分析讲解了智能抢答器的各模块的功能要求、基本原理以及实现方法。本系统的设计就是采用VHDL硬件描述语言编程，基于Quartus II平台进行编译和仿真来实现的，其采用的模块化、逐步细化的设计方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率。关键词：电子设计自动化(EDA)；VHDL；抢答器；

1抢答器系统的设计与实现 1.1 抢答器系统设计要求

一般来说，设计一个抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们

很容易得知谁是抢答成功者所以我们在设计智能抢答器的模块需要满足鉴别数显等功能，具体设计要求如下：（1）抢答器可容纳16组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始；（2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在数码显示管上显示该组别，此时，电路具备自锁功能，使其他抢答按钮不起作用。 1.2系统总体设计思想本设计为16路抢答器，所以这种抢答器要求有16路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别。抢答过程：主持人按下系统复位键（RST），系统进入抢答状态，当某参赛组抢先将抢答键按下时，系统将其余15路抢答信号封锁，同时扬声器发出声音提示，译码显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行确认，主持人按下复位键，即RST为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。此抢答器的设计中采用自顶向下的设计思路，运用VHDL硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连接起来。系统的总体框图如下：

图一系统的总体框图编码器锁存器译码器

数码

显示 4

1.3子模块的设计思想和实现根据对抢答器的功能要求，把要设计的系统划分为3个功能模块：锁存模块、编码模块和译码模块。 1.3.1 锁存模块的设计与实现锁存模块对第一抢答信号的锁存，同时屏蔽非第一抢答信号的输入信号，以免发生错误；并为编码器送出信号。

RSTENG1G2G3G4G5G6G7G8G9G10G11G12G13G14G15G16Q1Q2Q3Q4Q5Q6Q7Q8Q9Q10Q11Q12Q13Q14Q15Q16

LCDF

inst1 图二锁存器模块元件框图引脚作用： RET:清零端，高电平有效。 EN: 锁存器使能端，高电平锁存。 1.3.1 编码模块的设计与实现

用来准确直观地判断16组抢答者谁最先按下按钮,并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功。

Q1Q2Q3Q4Q5Q6Q7Q8Q9Q10Q11Q12Q13Q14Q15Q16CQ[4..0]LCBM

inst 图三编码器模块元件框图

原理：编码器通过锁存器的输入信号鉴别第一个按下键的小组。以一号用户抢答成功为例，当输入信号为Q1=0，Q2=1，Q3=1，Q4=1，Q5=1，Q6=1，Q7=1，Q8=1，Q9=1，Q10=1，Q11=1，Q12=1，Q13=1，Q14=1，Q15=1，Q16=1输出信号CQ=0001，即为鉴别出一号用户抢答成功，同理其他组别抢答成功也是这样的鉴别过程。 5

备注：理论上来说16路用户抢答，应该有从0000000000000000—1111111111111111等216种可能情况，但是由于时钟信号的频率很高而且是在时钟信号上升沿的状况下才做出的鉴别，所以在这里两组以上同时抢答成功的可能性非常小，因此可以只设计16种情况，即分别为： 0111111111111111、1011111111111111、1101111111111111、1110111111111111、1111011111111111、1111101111111111、1111110111111111、1111111011111111、1111111101111111 、 1111111110111111 、 1111111111011111 、 1111111111101111、 1111111111110111 、 1111111111111011 、 1111111111111101 、 1111111111111110 这样就大大简化了电路的设计复杂性。 1.3.3译码模块的设计与实现该模块实际上是一个译码器，作用是用来显示组别,其主要原理是四位二进制BCD编码转换成七段二进制数字，以阿拉伯数字的形式输出在数码管上，使观众能够更直观的看到结果。

A[4..0]LED7S[6..0]LCYM

inst2 图四译码器模块元件框图译码器的译码对照表如下所示：表一译码器的译码对照表

显示的数字/字母二进制编码七段数码管2进制 0 00000 0111111 1 00001 0000110 2 00000 1011011 3 00011 1001111 4 00100 1100110 5 00101 1101101 6 00110 1111101 7 00111 0000111 8 01000 1111111 9 01001 1101111 10 01010 1110111