EDA复习
EDA复习资料
1.VHDL最基本的结构是什么？其作用各是什么？库(LIBRARY)声明：列出了当前设计中需要用到的所有库文件，如ieee，std和work 等。
实体(ENTITY)：定义了电路的输入/输出引脚。
构造体(ARCHITECTURE)：所包含的代码描述了电路要实现的功能。
2.in、inout 、buffer有何异同？IN 含义：输入INOUT 含义：说明该端口是双向的，可以输出也可以输入BUFFER 含义：说明该端口可以输出信号且在构造体内部可以使用该输出信号。
3.VHDL中有哪些基本的数据类型？哪些可以综合？a)位(BIT)和位矢量(BIT_VECTOR)：位值用‘0'或‘1'表示。
b)STD_LOGIC和STD_LOGIC_VECTOR：它们是IEEE 1164标准中引入的8逻辑值系统。
c)布尔类型(BOOLEAN)：只有两种取值，“真”或“假"。
d)整数(INTEGER)：32位的整数(取值范围从-2 147 483 647到2 147 483 647 )e)自然数(NATURAL)：非负的整数(从0到2 147 483 647 )f)实数(REAL): 实数的取值范围从-1.0x1038到1.0x1038，它是不可综合的g)物理量字符(Physical literal)：用来表示诸如时间和电压等物理量。
在仿真时可以使用，但不可综合。
h)字符(CHARACTER)型：可以是单个或者一串ASCIl字符。
i)SIGNED(有符号数)和UNSIGNED(无符号数)：它们是在ieee库std_logic_arith包集中定义的数据类型。
4.包集中定义了哪些数据类型转换函数？它们的适用范围是什么？在ieee库的包集std_logic_arith中提供的数据类型转换函数：a．conv_integer(p):将数据类型为INTEGER，UNSIGNED，SIGNED，STD_ULOGIC或STD_LOGIC的操作数P转换成INTEGER类型。
eda期末考试试题及答案
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA技术期末复习题2
EDA技术期末复习题21、⼤规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与⼯作原理的描述中，正确的是____ 。
A. FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA全称为复杂可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进⾏⼀次配置；D. 在Altera公司⽣产的器件中，MAX7000系列属FPGA结构。
2、⼤规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与⼯作原理的描述中，正确的是______ 。
A. CPLD是基于乘积项结构的可编程逻辑器件；B. CPLD全称为现场可编程门阵列；C. 基于SRAM的CPLD器件，在每次上电后必须进⾏⼀次配置；D. 在Altera公司⽣产的器件中，Cyclone系列属于CPLD结构。
3、⼤规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与⼯作原理的描述中，正确的是：________A、CPLD是基于查找表结构的可编程逻辑器件B、在Xilinx公司⽣产的器件中，XC9500系列属CPLD结构C、早期的CPLD是从FPGA的结构扩展⽽来D、CPLD即是现场可编程逻辑器件的英⽂简称4、CPLD的可编程是主要基于什么结构：____ 。
A . 查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；5、基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL⽂本输⼊→_______→综合→适配→时序仿真→编程下载→硬件测试。
A. 配置B. 逻辑综合C. 功能仿真D. 门级仿真6、下列哪个流程是正确的基于EDA软件的FPGA / CPLD设计流程：____ 。
A. 原理图/HDL⽂本输⼊→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL⽂本输⼊→功能仿真→综合→适配→编程下载→硬件测试7、EDA技术的实现载体是______。
A. 硬件描述语⾔B. 实验开发系统C. Quartus II软件D. ⼤规模可编程逻辑器件8、EDA技术的描述⽅式是__硬件描述语⾔___________________。
《EDA技术基础》复习资料.pdf
Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
15．无论何种设计环境，VHDL 设计文件都__ .vhd_______的扩展名保存，而 Verilog HDL 设计文
件应以__ .v_______的扩展名保存。
16． 设计文件输入结束后一定要通过 编译（Compiler） ，检查设计文件是否正确。
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学海无涯
____逻辑功能 ，它由 VHDL 语句构成，是外界看不到的部分。 27．VHDL 的普通标识符（或称“短标识符”）必须以 字母开头 ，后跟若干字母、数字或单
个下划线构成，且不能以 下划线 结束。 28．在 VHDL 中最常用的库是 IEEE 标准库，最常用的程序包是_ （STD_LOGIC_1164）___。 29．在 VHDL 的端口声明语句中，端口方向关键字包括_ IN _、_OUT _、__INOUT __和
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学海无涯
一、填空题
1． 现代电子技术经历了 CAD 、 CAE 和 EDA 三个主要的发展阶段。
2． EDA 技术包括 大规模可编程器件 、 硬件描述语言 HDL 、 EDA 工具软件
和 实验开发系统 四大要素。
3． EDA 的设计输入主要包括
文本输入方式 、 图形输入方式
和 波形输入方式
三种形式。
出块和互连资源。
9． FPGA 两类配置下载方式是主动配置方式 和被动配置方式 。
10． Quartus II 是 EDA 器件制造商Ａltera 公司自己开发的___EDA 工具___软件。
11． Quartus II 工具软件安装成功后、第一次运行前，还必 授权 。
12．Quartus II 支持 原理图 、__文本 和 波形 等不同的编辑方式。
EDA期末复习题试题
复习题（开卷）一、填空题与简答题1、ASIC的中文含义是：专用集成电路。
2、在VHDL中主要有哪三种重载现象参数类型的重载；参数数目的重载；函数返回类型的重载。
3、简单可编程逻辑器件的主要有PROM、PLA、PAL、GAL4、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个GAL器件:5、在设计中，常常采用的设计方法有直接设计方法、自顶向下和自底向上的设计方法。
6、CPLD的一般采用“与－或阵列”结构。
7、一个完整的VHDL程序包括库、程序包、实体、结构体和配置五个部分。
8、PLD的中文含义是：可编程逻辑器件。
9、“与－或”结构的可编程逻辑器件主要由四部分构成：输入电路、可编程“与”阵列、可编程或阵列、输出电路10、FPGA的一般采用“查找表”结构。
11．VHDL的全拼Very high speed integrated Hardware Description Language12．子程序有即过程（PROCEDURE）、函数〔FUNCTION〕两种类型。
13、CPLD的中文含义是复杂可编程逻辑器件。
14、复杂可编程逻辑器件的主要有CPLD 和FPGA 。
15、FPGA的中文含义是现场可编程门阵列。
16．CPLD的基本结构看成由可编程逻辑宏单元可编程I/O控制模块和可编程内部连线组成。
17．FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。
18.EDA：电子设计自动化B：逻辑阵列块20.ESB：嵌入式系统块21.FAST TRACK：快速通道22.同步：各个逻辑单元共用一个时钟23．信号与变量使用时有何区别？答：（1）值的代入形式不同。
（2）变量值可以送给信号，信号值不能送给变量。
（3）信号是全局量，变量是局部量。
（4）操作过程不同。
24．VHDL语言在结构上分为哪几部分？答：VHDL语言在结构上一般分为实体（ENTITY）与结构体（ARCHITECTURE）两大部分。
EDA考试复习试题及答案
EDA考试复习试题及答案EDA考试复习试题及答案一、选择题：(20分)1.下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：A→___F___→___B__→____C___→D→___E____2.PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA基于____A_____CPLD基于____B_____3.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于____A____器件;顺序编码状态机编码方式适合于____B____器件;4.下列优化方法中那两种是速度优化方法：____B__、__D__A.资源共享B.流水线C.串行化D.关键路径优化单项选择题：5.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中，___D___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件;B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束;C.综合可理解为，将软件描述与给定的'硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关;6.嵌套的IF语句，其综合结果可实现___D___。
A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路7.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
DA.idata<=“00001111”;B.idata<=b”0000_1111”;C.idata<=X”AB”;D.idata<=B”21”;8.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
eda复习题
EDA复习题选择题1.一个项目的输入输出端口是定义在。
A. 实体中B. 结构体中C. 任何位置D. 进程体2.描述项目具有逻辑功能的是。
A. 实体B. 结构体C. 配置D. 进程3.关键字ARCHITECTURE定义的是。
A. 结构体B. 进程C. 实体D. 配置4. 关于1987标准的VHDL语言中，标识符描述正确的是。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以5. VHDL语言中变量定义的位置是。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置6. VHDL语言中信号定义的位置是。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7.变量和信号的描述正确的是。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别8.变量和信号的描述正确的是。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别9.下面数据中属于实数的是。
A. 4.2B. 3C. ‘1’D. “11011”10. 下面数据中属于位矢量的是。
A. 4.2B. 3C. ‘1’D. “11011”11. STD_LOGIG_1164中定义的高阻是字符。
A. XB. xC. zD. Z12. STD_LOGIG_1164中字符H定义的是。
A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值13.使用STD_LOGIG_1164使用的数据类型时。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D. 必须在结构体中声明14. VHDL运算符优先级的说法正确的是。
A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级15.如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是。
EDA技术复习资料（完全版）
EDA技术复习资料（完全版）EDA技术复习资料⼀、填空1、EDA设计流程包括设计准备、设计输⼊、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输⼊主要包括⽂本输⼊⽅式、图形输⼊⽅式、和波形输⼊⽅式。
4、⽂本输⼊是指采⽤硬件描述语⾔进⾏电路设计的⽅式。
5、功能仿真实在设计输⼊完成以后，选择具体器件进⾏编译之前进⾏的逻辑功能验证，因此⼜称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进⾏的时序关系仿真，因此⼜被称为后仿真或延时仿真。
7、当前最流⾏的并成为IEEE标准的硬件描述语⾔包括VHDL、和VERILOG HDL。
8、EDA⼯具⼤致分为设计输⼊编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、⽤VHDL语⾔书写的源⽂件。
即是程序⼜是⽂档，即是⼯程技术⼈员之间交换信息的⽂件，⼜可作为合同签约者之间的⽂件。
11、⽤VHDL设计的电路，既可以被⾼层次的系统调⽤，成为系统的⼀部分，也可以作为⼀个电路的功能快独⽴存在和独⽴运⾏。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使⽤的⽂字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输⼊输出端⼝或引脚，它是设计实体对外的⼀个通信界⾯，是外界可以看到的部分。
17、VDHL的结构体⽤来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端⼝声明语句中，端⼝⽅向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型⽂字包括整数⽂字、实数⽂字、以数制基数表⽰的⽂字和物理量⽂字。
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十进制计数器P112 元件例化P141
进程语句
进程语句主要有以下特点。 （1）多进程之间并行执行，并可以存取实体或结 构体中定义的信号。 （2）各进程之间通过信号传输进行通信。 （3）进程结构内部所有语句都是顺序执行的。 （4）进程的启动由进程的敏感信号的变化激活， 无敏感信号时用WAIT语句代替敏感信号功能。但是， 在一个进程语句中不能同时存在敏感信号表和等待 语句。
设计实体是VHDL设计中的基本单元，它可以 描述完整系统、电路板、芯片、逻辑单元或 门电路。
实体说明主要描述的是一个设计的外貌，即 输入、输出接口以及一些用于结构体的参数 定义。 结构体则是描述设计行为和结构，指定输入、 输出之间的行为。
顺序语句：顺序语句只能出现在进程、过程 和函数中，其特点与传统的计算机编程语句 类似，是按程序书写的顺序自上而下、一条 一条地执行。 并行语句：并行语句的执行是同步并发执行 的，其书写次序与其执行顺序无关，在执行 中，并行语句之间可以有信息往来，也可以 相互独立、互不干涉。
ASSERT语句只能在VHDL仿真器中使用，用于在仿真、调 试程序时的人机对话。ASSERT语句的语法格式为： ASSERT 条件表达式 [REPORT 字符串][SEVERITY 错误等 级] ASSERT语句的功能是：当条件为TURE时，向下执行另一 个语句；条件为FALSE时，则输出“字符串”信息，并指出 “错误等级”。例如： ASSERT NOT(S=’1’ AND R=’1’) REPORT “Both values of S and R are equal ‘1’” SEVERITY ERROR； 其中，语句的错误等级包括：NOTE（注意），WARNING （警告），ERROR（错误）和FAILURE（失败）。
一。VHDL基本结构 一般说，一个完整的 VHDL源代码通常包括 库（library）、 程序包（Package）、 实体（Entity）、 结构体（Architecture） 和配置（Configuation)五个部分。
一个进程来说有两种状态：等待状态和执行 状态。当敏感信号表中的信号没有改变或者 进程激励的条件不满足时，进程处于等待状 态；当敏感信号表中的信号有改变或者进程 激励的条件满足时，进程处于执行状态，顺 序执行进程中的语句。
位置映射法就是把例化元件端口声明语句中 的信号名，与PORT MAP（）中的信号名在 书写顺序和位置方面一一对应。 名称映射法就是用“=>”符号将例化元件端口 声明语句中的信号名与PORT MAP（）中的 信号名在书写顺序和位置方面一一对应。
时序电路：电路的输出结果除了与输入的信 号有关外，还与过去的输出状态有关。 D触发器：在数字电路中，凡在CP时钟脉冲 控制下，根据输入信号D情况的不同，具有 置0、置1功能的电路，都称为D触发器。
信号和变量的区别
（1）信号赋值是有一定延时的，而变量赋值是没有延时的。 （2）对于进程语句来说，进程只对信号敏感，而不对变量 敏感。 （3）信号除了具有当前值外，还具有一定的历史信息，而 变量只具有当前值。 （4）信号可以是多个进程的全局信号，而变量只在过程、 函数、进程中可见。 （5）信号是硬件中连线的抽象，其功能是存储变化的数值 和连接子元件，信号在元件端口连接元件；变量在硬件中没 有类似的对应关系，主要用于高层次的建模中。 （6）信号赋值和变量赋值分别使用不同的赋值符号“<=”和 “：=”。
在 VHDL中，对象包括四类：常量 （constant）、信号（signal）、变量 （variable）和文件（file）对于每一个对象 来说，都要定义它的类和类型，类指明对象 属于常量、信号、变量和文件中的哪一类， 类型指明了该对象具有哪种数据类型。
在VHDL中，一般有四类操作符，即逻辑操作 符(Logica Operator)、关系操作符(Relationa Operator)、算术操作符(Arithmetic Operator) 和符号操作符(Sign Operator)，前三类操作 符是完成逻辑和算术运算的最基本的操作符 的单元。
子程序就是在主程序调用它以后能够将处理结果返 回主程序的程序模块。采用子程序结构可以极大地 加强源代码的功能和灵活性，它们可以被反复调用， 使用起来十分方便；采用子程序结构可以使源代码 程序模块清晰易懂，避免大量重复源代码的书写。 在VHDL中 子程序有两种类型： ·过程（procedure） ·函数（function）
：FOR_LOOP，WHILE_LOOP，LOOP。 FOR_LOOP语句的语法格式： [标号：]FOR 循环变量 IN 范围 LOOP …顺序语句；… END LOOP[标号]； WHILE_LOOP语句的语法格式： [标号：] WHILE 循环控制条件 LOOP …顺序语句；… END LOOP[标号]； LOOP语句的语法格式： [标号：] LOOP …顺序语句；… END LOOP[标号]；
CASE语句
在使用CASE语句时需要注意以下三点： （1）CASE语句中的所有条件必须被枚举，不允许 在WHEN语句中有相同的选择，否则编译将会给出 语法出错的信息。 （2）所有WHEN后面的选择的值在CASE语句中必 须是表达式的所有取值，不能有所遗漏。如果 CASE语句中的表达式包含多个值，一一列举十分 烦琐，可以使用OTHERS来表示所有具有相同操作 的选择。 （3）CASE语句中的WHEN语句可以颠倒次序而不 会发生错误，但保留字OTHERS必须放在最后面。