EDA实验1-4
EDA1_4位加法器原理图设计
4 位加法器原理图设计一、实验目的1、进一步掌握 Quartus Ⅱ原理图输入设计法。
2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。
二、实验原理图1 半加器原理图图2 1位全加器原理图图3 4 位加法器原理图4 位加法器(如图3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图2)，而1位半加器可以由若干门电路组成（如图1）。
三、实验内容本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器。
四、实验步骤1、打开QUARTUS II软件，新建一个工程adder4bit。
2、建完工程之后，再新建一个Block Diagram/Schematic File。
在原理图编辑窗口绘制如图1的半加器原理图。
点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。
3、编译。
如果发现有错，排除错误后再次编译。
直到编译通过就可以进行波形仿真了。
4、时序仿真。
建立波形文件，设置波形参量，再保存(注意: QuartusⅡ在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulationTool，在Simulation input中输入待仿真的波形文件即可，如图4所示) ，最后运行波形仿真。
观察分析波形。
然后将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。
图4 仿真结果5、封装入库。
封将仿真调试好的半加器封装入库。
打开 h_adder.bdf文件，在File->Create/update 如图5所示。
图5 元件封装入库6、全加器原理图设计。
EDA技术实验讲义
E D A/S O P C技术实验讲义陕西科技大学电气与信息工程学院目录4第一章 EDA_VHDL实验/设计与电子设计竞赛4 1-1、应用QuartusII完成基本组合电路设计5 1-2. 应用QuartusII完成基本时序电路的设计6 1-3. 设计含异步清0和同步时钟使能的加法计数器7 1-4. 7段数码显示译码器设计8 1-5. 8位数码扫描显示电路设计9 1-6. 数控分频器的设计10 1-7. 32位并进/并出移位寄存器设计10 1-8. 在QuartusII中用原理图输入法设计8位全加器11 1-9. 在QuartusII中用原理图输入法设计较复杂数字系统11 1-10. 用QuartusII设计正弦信号发生器13 1-11. 8位16进制频率计设计16 1-12. 序列检测器设计16 1-13. VHDL状态机A/D采样控制电路实现18 1-14. 数据采集电路和简易存储示波器设计19 1-15. 比较器和D/A器件实现A/D转换功能的电路设计20 1-16 移位相加硬件乘法器设计24 1-17 采用流水线技术设计高速数字相关器24 1-18 线性反馈移位寄存器设计25 1-19 乐曲硬件演奏电路设计28 1-20 乒乓球游戏电路设计32 1-21 循环冗余校验(CRC)模块设计33 1-22. FPGA步进电机细分驱动控制设计(电子设计竞赛赛题)34 1-23. FPGA直流电机PWM控制实验35 1-24. VGA彩条信号显示控制器设计37 1-25. VGA图像显示控制器设计37 1-26. 清华大学学生基于GW48PK2系统VGA图像显示控制器设计示例5则38 1-27. 直接数字式频率合成器(DDS)设计实验(电子设计竞赛赛题)39 1-28. 嵌入式锁相环PLL应用实验41 1-29. 使用嵌入式锁相环的DDS设计实验（200MHz超高速DAC的PLL测试42 1-30. 基于DDS的数字移相信号发生器设计(电子设计竞赛赛题)45 1-31. 采用超高速A/D的存储示波器设计(含PLL,电子设计竞赛赛题)46 1-32. 信号采集与频谱分析电路设计(电子设计竞赛赛题)46 1-33. 等精度数字频率/相位测试仪设计实验(电子设计竞赛赛题)48 1-34. FPGA与单片机联合开发之isp单片机编程方法49 1-35. 测相仪设计(电子设计竞赛赛题)50 1-36. PS/2键盘鼠标控制电子琴模块设计50 1-37. PS/2鼠标与VGA控制显示游戏模块设计50 1-38. FPGA_单片机_PC机双向通信测频模块设计50 1-39. 10路逻辑分析仪设计(电子设计竞赛赛题)51 1-40. IP核：数控振荡器NCO应用设计52 1-41. IP核：FIR数字滤波器应用设计53 1-42. IP核：FFT应用设计53 1-43. IP核：CSC VGA至电视色制互转模块应用设计54 1-44. IP核：嵌入式逻辑分析仪SignalTapII调用55 1-45. USB与FPGA通信实验56第二章 SOPC/EDA设计实验I56 2-1 用逻辑锁定优化技术设计流水线乘法器实验57 2-2 用逻辑锁定优化技术设计16阶数字滤波器实验59 2-3 基于DSP Builder的FIR数字滤波器设计实验60 2-4 基于DSP Builder的IIR数字滤波器设计实验60 2-5 基于DSP Builder的DDS与数字移相信号发生器设计实验62 2-6 m序列伪随机序列发生器设计实验63 2-7 巴克码检出器设计实验65 2-8 RS码编码器设计实验65 2-9 正交幅度调制与解调模型设计实验67 第三章 SOPC/EDA设计实验II67 3-1 基于MATLAB/DSP Builder DSP可控正弦信号发生器设计72 3-2 32位软核嵌入式处理器系统Nios开发实验73 3-3 设计一个简单的SOPC系统74 3-4 简单测控系统串口接收程序设计74 3-5 GSM短信模块程序设计75 3-6 基于SOPC的秒表程序设计77 3-7 Nios Avalon Slave外设（PWM模块）设计78 3-8 Nios Avalon Slave外设（数码管动态扫描显示模块）设计79 3-15 DMA应用和俄罗斯方块游戏设计79第四章 SOPC/EDA设计实验III ( NiosII系统设计 ) 79 4-1、建立NIOSII嵌入式处理器硬件系统87 4-2、NIOSII软件设计与运行流程94 4-3、加入用户自定义组件设计100 4-4、加入用户自定义指令设计103 4-5、FLASH编程下载104 4-6、设计DSP处理器功能系统104 4-7、AM调制电路设计105第五章液晶接口实验105 5-1 GDM12864A液晶显示模块接口开发111 5-2 HS162-4液晶显示模块与单片机的接口114 5-3 G240-128A液晶显示模块的接口115第六章 CPU及其结构组件设计实验115 6-1 复杂指令CPU设计122 6-2 8051/89C51单片机核于FPGA中实现实验124第七章模拟EDA实验124 7-1 模拟EDA实验及其设计软件使用向导（PAC _Designer使用）124 7-2 基于ispPAC80的5阶精密低通滤波器设计126 7-3 基于ispPAC10的直流增益为9的放大器设计129附录：GW48 EDA/SOPC主系统使用说明129 第一节：GW48教学系统原理与使用介绍，132 第二节：实验电路结构图137 第三节：超高速A/D、D/A板GW-ADDA说明138 第四节：步进电机和直流电机使用说明138 第五节：SOPC适配板使用说明139 第六节：GWDVPB电子设计竞赛应用板使用说明141 第七节：GWCK/PK2/PK3系统万能接插口与结构图信号/与芯片引脚对照表第一章EDA_VHDL实验/设计与电子设计竞赛1-1. 应用QuartusII完成基本组合电路设计(1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
EDA实验报告4_ADC采样控制电路
EDA实验报告4_ADC采样控制电路引言：ADC（模数转换器）是将模拟信号（连续电压）转换为数字信号（离散电压）的一种设备。
在实际应用中，ADC采样控制电路是非常重要的，它可以通过控制采样频率和采样时间来保证采样的准确性和稳定性。
本实验旨在设计并实现一种ADC采样控制电路，以提高ADC的性能表现。
一、实验目的：1.了解ADC采样控制电路的工作原理；2.学习采样频率和采样时间的设置方法；3.提高ADC采样的准确性和稳定性。
二、实验器材：1.ADC模数转换器；2.电压源；3.可调电阻；4.示波器；5.杜邦线。
三、实验步骤：1.将ADC模数转换器与电压源连接，并通过示波器观察转换后的数字信号；2.调节可调电阻，改变采样频率和采样时间；3.分别记录不同采样频率和采样时间下的ADC转换结果；4.分析实验数据，并总结ADC采样控制电路的工作特点。
四、实验原理：ADC采样控制电路的主要作用是控制ADC的采样频率和采样时间。
采样频率是指单位时间内采样次数，采样时间是每次采样持续的时间。
采样频率和采样时间的设置直接影响到ADC转换的准确性和稳定性。
五、实验结果：根据实验数据统计，我们可以得到不同采样频率和采样时间下的ADC 转换结果，进一步分析实验结果。
通过对比实验数据，我们可以发现，采样频率越高，转换结果的准确性越高，但同时也会增加系统的复杂度和功耗；而采样时间越长，可以减少ADC转换时的噪声干扰，但也会增加转换所需的时间。
六、实验总结：本实验利用ADC采样控制电路，通过控制采样频率和采样时间，提高了ADC的转换准确性和稳定性。
实验结果表明，采样频率和采样时间的设置对ADC转换结果具有重要影响。
在实际应用中，根据需要选择合适的采样频率和采样时间，以实现满足系统要求的ADC采样控制电路。
1."ADC采样控制电路设计与实施"，XXX，XX出版社；2.“ADC采样控制电路设计要点分析”，XXX，XXX杂志，20XX年，第XX期，第XX-XX页。
EDA实验指导书全
实验一Quartus II开发环境入门一、实验目的1、了解QuartusII软件及基本操作2、熟悉图形编辑器Block Builder/Schematic File的设计输入3、掌握电路的编译和适配4、掌握电路仿真与时序分析5、熟悉3/8线译码器工作原理和五人表决器设计二、实验原理1、以3/8线译码器为例，总体思路以EP1C3中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七个彩灯上显示。
2、三、实验步骤主要仪器和设备：计算机，EDA实验箱。
步骤一：1、建立工程，设计输入。
选择菜单“File”→“New Preject Wizard”将设计文件加入工程中：点击下方的“Next” 按钮，在弹出的对话框中点击“File”栏的按钮，将此工程相关的所有VHDL文件加入进此工程(如果有的话)。
Cyclone系列的EP1C3T144C8按下“Next”后，出现仿真工具选择对话框。
不作任何选择。
4、完成设置点击“Next”后，完成工程的设定，点击“finish”。
步骤二：1、选择File/New或点击主菜单中的空白图标，进入新建程序文件状态，选择VHDL file 。
VHDL程序文件的扩展名是：* .vhd程序代码：-- A simple 3 to 8 decoderlibrary ieee;use ieee.std_logic_1164.all;entity decoder isport ( inp: in std_logic_vector(2 downto 0);outp: out std_logic_vector(7 downto 0)); end decoder;architecture behave of decoder isbeginoutp(0) <= '1' when inp = "000" else '0';outp(1) <= '1' when inp = "001" else '0';outp(2) <= '1' when inp = "010" else '0';outp(3) <= '1' when inp = "011" else '0';outp(4) <= '1' when inp = "100" else '0';outp(5) <= '1' when inp = "101" else '0';outp(6) <= '1' when inp = "110" else '0';outp(7) <= '1' when inp = "111" else '0';end behave;步骤三：1、选择菜单“File”→“New ” →“ Schematic File”，即弹出原理图编辑框。
用原理图输入法设计4位全加器
实验一------用原理图输入法设计4位全加器
1.实验目的
熟悉利用MAX+PLUSⅡ的原理图输入法来设计简单组合逻辑电路，学会层次化设计方法，并通过一个4位全加器的设计，学会利用EDA软件进行电子电路设计的详细流程。
2.实验原理。
一个4位全加器可以由4个1位全加器构成，加法器间的进位可用串行方式实现，即将低位加法器的进位输出与相邻的高位加法器的进位输入信号相接。
而一个1位全加器可按图3-19所示连接，其波形图如3-20所示。
图3-19 1位全加器的原理图
图3-20 1位全加器的波形图
3.实验内容。
（1）按照教材完成1位全加器adder的设计，包括原理图输入、编译、综合、适配、仿真，并将此全加器电路设置成一个硬件符号入库。
（2）建立一个更高的原理图设计层次，取名为adder4.利用以上获得
的1位全加器构成4位全加器，电路原理图如图3-21所示。
图3-21 4位全加器电路原理图
4.实验结果。
首先按照原理图设计1位全加器，之后通过四个1位全加器正确连接后则设计出4位全加器，其波形图如上图所示.。
EDA：实验六2选1和4选1多路选择实验
实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。
2、实现两个多路选择器,一个2选1,一个4选1。
3、学会用于VHDL语言进行程序设计。
二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。
当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。
说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。
sw3,sw2为4选1的地址，sw4为2选1的地址。
三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、将实验板左端的JP103全部用短路帽接上（共八个）。
四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。
图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。
实验一四选一数据选择器的设计
实验⼀四选⼀数据选择器的设计实验⼀四选⼀数据选择器的设计⼀、实验⽬的1、熟悉Quartus II软件的使⽤。
2、了解数据选择器的⼯作原理。
3、熟悉EDA开发的基本流程。
⼆、实验原理及内容实验原理数据选择器在实际中得到了⼴泛的应⽤，尤其是在通信中为了利⽤多路信号中的⼀路，可以采⽤数据选择器进⾏选择再对该路信号加以利⽤。
从多路输⼊信号中选择其中⼀路进⾏输出的电路称为数据选择器。
或：在地址信号控制下，从多路输⼊信息中选择其中的某⼀路信息作为输出的电路称为数据选择器。
数据选择器⼜叫多路选择器，简称MUX。
4选1数据选择器：（1）原理框图：如右图。
D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。
（2）真值表如下图：（3）逻辑图数据选择器的原理⽐较简单，⾸先必须设置⼀个选择标志信号，⽬的就是为了从多路信号中选择所需要的⼀路信号，选择标志信号的⼀种状态对应着⼀路信号。
在应⽤中，设置⼀定的选择标志信号状态即可得到相应的某⼀路信号。
这就是数据选择器的实现原理。
实验内容1、分别采⽤原理图和VHDL语⾔的形式设计4选1数据选择器2、对所涉及的电路进⾏编译及正确的仿真。
三、实验条件Quartus II实验环境四、实验与仿真原理图：D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。
（2）真值表如下图：仿真结果：St为功能端。
当st=1时y=0；当st=0时选择器才开始⼯作。
当a1a0=00时y=d0 a1a0=01时y=d1a1a0=10 时y=d2a1a0=11时y=d3完成了四选⼀的功能。
Vhdl编码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux4 isport(a0,a1,a2,a3:in std_logic;s:in std_logic_vector(1 downto 0);y:out std_logic);end mux4;architecture archmux of mux4 isbeginy<=a0 when s="00" elsea1 when s="01" elsea2 when s="10" elsea3;end archmux;仿真：当s=0时y=a1；当s=1时y=a1；当s=2时y=a2；当s=3时y=a3 。
EDA技术4选1多路选择器实验报告
实验报告
学院：电子信息工程学院专业：dianzi
电子信息工程技术2014年12月20日星期六
姓名
康杰
（二）实验原理：
4选1数据选择器有两个地址输入端：S1、S0；4个数据输入端：D、C、B、A；1个输出端Y。其真值表如表1示。
表14选1数据选择器真值表
地址输入
输出
S0
S1
Y
0
A
0
1
B
1
0
C
1
1
D
（三）实验仪器及器材
PC机一台；Quartus II软件一套；KHF-5型实验开发系统一套
（四）实验方法及步骤
学号
2013030341079
班级
2013电技二班
指导老师
余华
课程名称
EDA技术与VHDL
成绩
实验名称
4选1多路选择器
（一）实验目的：
1、熟悉数据选择器的工作原理；
2、掌握QuartusⅡ环境下4选1数据选择器的VHDL设计或原理图设计；
3、完成软件仿真，管脚配置后下载进行硬件测试。3、完成简单与非门电路的VHDL设计或原理图设计，仿真后下载到实验箱上进行硬件测试。
4，新建矢量波形文件.vwf；
5，用矢量波形文件.vwf测试VHDL文件.vhd；
6，实验箱通电、检查；
7，串口相连接PC与实验箱；
8，打开下载工具THRCPLD；
9，选择波特率、目标器件、所要下载的烧写程序.pof；
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本科实验报告课程名称：CPLD/FPGA应用设计实验项目：1位全加器2位10进制计数器显示译码器4位加法计数器实验地点：矿院楼二层EDA实验室专业班级：电子信息工程1101班学号：学生姓名：年月日本科实验报告课程名称：CPLD/FPGA应用设计实验项目：1位全加器实验地点：矿院楼二层EDA实验室专业班级：电子信息工程1101班学号：学生姓名：年月日实验一1位全加器一、实验目的1、熟悉ispDesignEXPERT System、Quartus原理图设计流程的全过程。
2、学习简单组合电路的设计方法、输入步骤。
3、学习层次化设计步骤。
4、学习EDA设计的仿真和硬件测试方法。
二、实验原理1位全加器可以由图1那样用两个半加器及一个或门连接而成，因此需要首先完成图2所示的半加器设计。
要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连接完成原理图设计。
图1 -全加器原理图图2 -半加器原理图三、实验任务1、用原理图输入方法设计半加器电路。
2、对半加器电路进行仿真分析、引脚锁定、硬件测试。
3、建立顶层原理图电路。
4、对全加器电路进行仿真分析、引脚锁定、硬件测试四、实验步骤1、建立设计工程打开QuartusⅡ6.0软件，新建项目，选择file—new project wizard命令，指定工程的工作目录，工程名及顶层实体名，并选择FPGA器件EP1C12Q240C8。
2、原理图源文件输入：a、新建原理图输入源文件选择file—new命令，在【New】对话框中选择Design Files—Block Diagram/Schematic File原理图文件输入。
b、添加元器件符号在绘图区双击鼠标左键，即弹出添加符号元件的窗口c、添加输入、输出符号d、连线及连线命名、标记输入、输出，并保存已完成的设计3、功能和时序仿真a、建立矢量波形文件。
选择file—new命令，在“New”对话框中选Other Files —Vector Waveform File.b、在矢量波形文件中加入输入输出节点，并编辑波形文件c、进行功能仿真和时序仿真设置，之后点击菜单项Processing->Generate Functional Simulation Netlist，产生功能仿真所需的网表，完成后启动仿真器，processing—start simulation进行功能、时序仿真4、硬件测试首先进行引脚分配，选择菜单中的"assignments"—>"pins",进入引脚分配。
检测引脚分配是否合法，processing—start—start I/O Assignment Analylist 命令，之后进行全局编译，下载。
下载完成后在硬件上连接电路测试。
五、实验结果1、半加器设计1.1-半加器原理图输入1.2 – 半加器功能仿真1.3 – 半加器引脚锁定1.4 – 半加器编程下载2、全加器设计2.1 -全加器原理图输入2.2 – 全加器功能仿真VCCain INPUTVCCbin INPUTVCCcin INPUTcoutOUTPUTsumOUTPUTABCOSObanjiaqiinstABCOSObanjiaqiinst3OR2inst4P IN_2P IN_3P IN_4P IN_5P IN_62.3 – 全加器引脚锁定六、思考题用设计好的全加器，实现四位串行加法器的设计，并给出波形仿真图及加法器的延时情况。
1、原理图文件2、波形仿真七、实验感想本科实验报告课程名称：CPLD/FPGA应用设计实验项目：2位10进制计数器实验地点：矿院楼二层EDA实验室专业班级：电子信息工程1101班学号：学生姓名：年月日实验二2位十进制计数器一、实验目的1、熟悉Quartus II的原理图设计流程全过程。
2、学习简单时序电路的设计方法。
3、学习EDA设计的时序仿真和硬件测试方法。
二、实验原理2位十进制计数器参考原理图如图1所示，也可以采用其他元器件实现。
三、实验任务1、设计2位十进制计数器电路。
2、在EDA环境中输入原理图。
3、对计数器进行仿真分析、引脚锁定、硬件测试。
四、实验步骤1、设计电路原理图设计含有时钟使能及进位扩展输出的十进制计数器。
可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。
2、计数器电路的实现按照电路图进行连线，完成完整的实验原理图。
绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。
总线可以以标号方式进行连接。
3、波形仿真4、编程下载、硬件测试五、实验结果1、原理图文件2、RTL仿真3、波形仿真图4、引脚分配图5、硬件测试六、实验感想本科实验报告课程名称：CPLD/FPGA应用设计实验项目：显示译码器实验地点：矿院楼二层EDA实验室专业班级：电子信息工程1101班学号：学生姓名：年月日实验二显示译码器一、实验目的1、学习七段显示译码器设计。
2、学习进程PROCESS和CASE语句的设计方法。
3、熟悉VHDL文本输入设计的流程。
二、实验原理设计共阴极数码管的七段显示译码电路，VHDL参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YIMA7 ISPORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ART OF YIMA7 ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000" => LED7S <="0111111";WHEN "0001" => LED7S <="0000110";WHEN "0010" => LED7S <="1011011";WHEN "0011" => LED7S <="1001111";WHEN "0100" => LED7S <="1100110";WHEN "0101" => LED7S <="1101101";WHEN "0110" => LED7S <="1111101";WHEN "0111" => LED7S <="0000111";WHEN "1000" => LED7S <="1111111";WHEN "1001" => LED7S <="1101111";WHEN "1010" => LED7S <="1110111";WHEN "1011" => LED7S <="1111100";WHEN "1100" => LED7S <="0111001";WHEN "1101" => LED7S <="1011110";WHEN "1110" => LED7S <="1111001";WHEN "1111" => LED7S <="1110001";WHEN OTHERS => NULL;END CASE;END PROCESS;END;三、实验内容1、完成显示译码器的VHDL描述2、在QuartusⅡ上对显示译码器的VHDL描述进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
3、进行引脚锁定以及硬件下载测试。
四、实验步骤1、打开软件，新建一个VHDL File文件，输入需要设计的程序。
2、对该VHDL语言进行编辑，无误后进行编译。
3、编译完成后分配管脚，之后进行编译。
4、波形仿真6、硬件测试。
把实验箱连接好电源和计算及接口，通过JTAG接口把程序下载下来，即可在实验箱上通过按键和发光二极管来检验实验的正确性。
五、思考题讨论语句when others=>null作用，对于不同的VHDL综合器，此句是否具有相同的含义和功能？答：这个语句在本实验中有无没有影响，因为case中包含了所有16种可能，如果在其他的程序，case下的可能不是所有，就可能提示出错。
对于不同的综合器，得到的结果是相同的，跟综合器无关，都是保持原样值不变的意思。
六、实验感想。
本科实验报告课程名称：CPLD/FPGA应用设计实验项目：4位加法计数器实验地点：矿院楼二层EDA实验室专业班级：电子信息工程1101班学号：学生姓名：年月日实验八4位加法计数器一、实验目的1．学习时序电路的VHDL描述方法。
2．掌握时序进程中同步、异步控制信号的设计。
3．熟悉EDA的仿真分析和硬件测试技术。
二、实验内容1、编写4位二进制加法计数器的VHDL程序。
2、在QuartusⅡ上对加法计数器进行仿真。
3、将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
三、实验仪器软件：windows xp QuartusⅡ6.0 硬件：实验板四、实验原理设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。
VHDL程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT(CLK:IN STD_LOGIC;RST:IN STD_LOGIC;ENA:IN STD_LOGIC;OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG:PROCESS(CLK,RST,ENA,CQI)BEGINIF RST='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1'THEN CQI<=CQI+1;END IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT<=CQI(0)AND CQI(1) AND CQI(2) AND CQI(3);END BEHAV;五、实验步骤1、VHDL文本编辑在QuartusⅡ6.0集成环境下，执行“file”中的“new”命令，弹出编辑文本类型的对话框，选择“Device Design file”-“VHDL File”后单击“OK”。