实验四 四位二进制全加器
实验四 四位二进制全加器
实验序号实验题目四位二进制全加器实验时间实验室1．实验元件（元件型号；引脚结构；逻辑功能；引脚名称）1.SAC-DS4数字逻辑电路实验箱 1个2.万用表 1块3.74LS283 四位二进制全加器1片74LS283 四位二进制全加器引脚结构及逻辑功能2．实验目的1、掌握中规模集成电路四位全加器的工作原理及其逻辑功能。
2、学习全加器的应用。
3．实验电路原理图及接线方法描述：（1）74LS283四位全加器实验电路图（2）用74LS283四位全加器实现BCD码到余3码的转换实验电路图4．实验中各种信号的选取及控制（电源为哪些电路供电；输入信号的分布位置；输出信号的指示类型；总结完成实验条件）（1）用开关按表下图设置输入A1-A4、B1-B4、C0的状态，借助指示灯观测输出F1-F4、C4的状态。
（2）将每个BCD码加上0011，即可得到相应的余3码。
故应按下图接线。
5．逻辑验证与真值表填写（1）74LS283四位全加器真值表输入输出A4 A3 A2 A1B4 B3 B2 B1C0F4 F3 F2 F1C40 0 0 1 0 0 0 1 1 0 0 1 1 00 1 0 0 0 0 1 1 0 0 1 1 1 01 0 0 0 0 1 1 1 1 0 0 0 0 11 0 0 1 1 0 0 0 0 0 0 0 1 11 0 1 1 0 1 0 1 1 0 0 0 1 11 1 0 0 0 1 1 0 0 0 0 1 0 11 1 0 1 0 1 0 0 1 0 0 1 0 11 1 1 1 1 1 1 1 0 1 1 1 0 1（2）用74LS283四位全加器实现BCD码到余3码的转换真值表输入BCD码输出余3码B4 B3 B2 B1 F4 F3 F2 F10 0 0 0 0 0 1 10 0 0 1 0 1 0 00 0 1 0 0 1 0 10 0 1 1 0 1 1 00 1 0 0 0 1 1 10 1 0 1 1 0 0 00 1 1 0 1 0 0 10 1 1 1 1 0 1 01 0 0 0 1 0 1 11 0 0 1 1 1 0 06．实验总结（安全事注意项，操作要点，实验结果分析）注意事项：1、连接线路时要关闭电源，检查电路连接无误后方可打开电源。
四位二进制加法器的设计[1]
![四位二进制加法器的设计[1]](https://img.taocdn.com/s3/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
74LS283_四位二进制超前进位全加器
C0 进位逻辑
C1 进位逻辑
0
C-1
FA0
C0
FA1
C1
FA2
C2
FA3
C3
S0
S1
S2
S3
• 进位输入是由专门的“进位逻辑门”来提供 • 该门综合所有低位的加数、被加数及最低位进位输入 超前进位加法器使每位的进位直接由加数和被加数产生， 而无需等待低位的进位信号
Si Ai Bi Ci 1 Ci Ai Bi AiCi 1 BiCi 1
S3= K3⊕C2 = A3 ⊕ B3 ⊕ C2
进位信号的产生
Si= Ki ⊕Ci-1
Ci= Gi＋Pi Ci-1
C0= G0+P0 C-1 C1= G1+P1 C0= G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1= G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2= G3+P3 G2+ P3 P2 G1+ P3P2 P1G0 + P3P2 P1 P0C-1
因为进位信号只与变量Gi、Pi和 C-1有关，而C-1是向最低 位的进位信号，其值为0，即各位的进位信号都只与两个加 数A和B有关，所以它们是可以并行产生的。
74LS283逻辑图
1
& & &
≥1
CO (C3)
Si= Ki ⊕Ci-1 Ci= Gi＋Pi Ci-1 Gi= AiBi Pi= Ai＋Bi Ki= GiPi = Ai ⊕Bi
74LS283
• 功能：四位二进制超前进位全加器。 • 全加和半加： 1. 若不考虑有来自低位的进位将两个 1位二进制数相加，称为半加。 2. 将两个多位二进制数相加时，除了 最低位以外，每一位都应考虑来自 低位的进位，即将两个对应的加数 和来自低位的进位3个数相加，这 种运算称为全加。
4位二进制加法器实验报告
4 位二进制加法器实验报告一、实验名称：4 位二进制加法器设计实验二、实验目的：1.进一步熟悉QuartusII 软件使用方法。
2.进一步掌握的VerilogHDL 语言描述和原理图描述的方法。
3.进一步掌握4 位二进制加法器的设计方法。
三、设计思想：用串行进位方式构成的 4 位二进制加法器如图：4 位串行进位二进制加法器是以一位二进制全加器为基础，如图，将四个一位二进制全加器串接构成一个4 位二进制加法器。
4 位二进制加法器可对两个4 位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
可以采用原理图的描述方法和VerilogHDL 语言描述方法。
四、实验内容：1.通过VerilogHDL 语言描述4 位二进制加法器的功能。
2.通过原理图方式描述4 位二进制加法器的功能。
3.通过波形仿真验证描述4 位二进制加法器的功能。
五、实验流程：1.采用VerilogHDL 语言描述实现4 位二进制加法器：(1).首先用VerilogHDL 语言编写二进制半加器：module halfadd(s,c,a,b);input a,b;output s,c;xor(s,a,b);and(c,a,b);endmodule按周期输入波形(2).再编写一位二进制全加器：module fulladd (s,co,a,b,cl); inputa,b,cl;output s,co;wire s1,d1,d2;halfadd ha1 (s1,d1,a,b); halfadd ha2 (s,d2,s1,cl);or g1(co,d2,d1);Endmodule按周期输入波形(2).之后编写4 位二进制加法器：module bitadd (s,c3,a,b,t1);input [3:0]a,b;input t1;output [3:0]s;output c3;wire c0,c1,c2;fulladd fa0(s[0],c0,a[0],b[0],t1);fulladd fa1(s[1],c1,a[1],b[1],c0);fulladd fa2(s[2],c2,a[2],b[2],c1);fulladd fa3(s[3],c3,a[3],b[3],c2);endmodule2.按照4 位二进制加法器的工作原理可以绘制成如下原理图：3.功能仿真波形及说明：(1).按周期输入波形：由此波形图可以分析：例如0001+0001=0010、0100+0100=1000、0110+0110=1100…对于所有的两个四位二进制相加，结果正确。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告一、引言在数字电路的学习中，加法器是一个非常重要的基础电路。
本次实验旨在通过设计和实现四位加法器，加深对数字电路原理的理解，并掌握加法器的设计方法和实现过程。
二、实验目的1. 理解加法器的原理和工作方式；2. 掌握加法器的设计方法和实现过程；3. 学会使用逻辑门电路和触发器构建加法器；4. 验证加法器的正确性和稳定性。
三、实验原理1. 半加器半加器是最基本的加法器，用于实现两个一位二进制数的相加。
其逻辑电路如下：（插入半加器电路图）2. 全加器全加器是由两个半加器和一个或门构成，用于实现三个一位二进制数的相加。
其逻辑电路如下：（插入全加器电路图）3. 四位加法器四位加法器是由四个全加器和一些其他逻辑门组成，用于实现四个四位二进制数的相加。
其逻辑电路如下：（插入四位加法器电路图）四、实验步骤1. 按照电路图连接逻辑门和触发器，搭建四位加法器电路；2. 使用开关设置输入数据，观察输出结果；3. 验证加法器的正确性，将不同的输入数据相加，并手动计算结果进行对比；4. 测试加法器的稳定性，观察输出结果是否随着时间稳定。
五、实验结果与分析通过实验，我们成功搭建了四位加法器电路，并进行了多组数据的测试。
实验结果表明，加法器能够正确地进行四个四位二进制数的相加，并输出正确的结果。
同时，实验中观察到输出结果在一段时间后稳定下来，验证了加法器的稳定性。
六、实验总结本次实验通过设计和实现四位加法器，加深了对数字电路原理的理解，并掌握了加法器的设计方法和实现过程。
通过实验验证了加法器的正确性和稳定性，提高了实际操作能力和解决问题的能力。
同时，实验中还发现了一些问题，比如电路连接错误、输入数据设置错误等，这些问题在实验中及时发现和解决，也对实验结果的准确性起到了保障作用。
在今后的学习中，我们将进一步深入研究数字电路的原理和应用，不断提高自己的实验技能和创新能力。
希望通过这次实验，能够为我们的学习和未来的工作打下坚实的基础。
数字电子技术项目4 4位二进制数加法数码显示
YAB AB
A1 =B=1＆；A＜B时，Y AY B
≥1
YAB
＆
A
B
1
YAB
YAB AB
可写出逻辑函数表达式
YAB AB AB AB AB
2．多位数值比较器
如两个多位二进制数进行比较时， 则需从高位到低位逐位进行比较。 只有在高位相应的二进制数相等时， 才能进行低位数的比较。当比较到 某一位二进制数不等时，其比较结 果便为两个多位二进制数的比较结 果。
逻辑电平开关，输出端接LED电平指示，灯亮为1， 灯灭为0。 3）验证功能 输入端按真值表输入不同数值，观察输出端接 LED电平指示，
4.4 项目实施
1．4位二进制数加法数码显示电路
+5V
S1
S2
5
A1
VCC
S3
3
A2
S4
14
A3
S1
4
S5
12
A4
S2
1
S6
6
B1
S3
13
S7
2
B2
S4
S
2. 全加器
将两个多位二进制数相加时，除了将两个同位数 相加外，还应加上来自相邻低位的进位，实现这 种运算的电路称为全加器。
全加器具有三个输入端，A、B为被加数和加数， Ci-1是来自低位的进位输入，两个输出端，Ci是向 高位的进位输出，Si是本位和输出。
写出输出逻辑表达式
Ci-1
=1
Si
Si Ai Bi Ci1
Ai
Bi
Ci Ai Bi Ci1 ( Ai Bi )
=1 ＆
Ai
4位二进制全加器设计
任务一4位全加器设计一、实验目的1、掌握运用Quartus II原理图编辑器进行层次电路系统设计的方法。
2、进一步熟悉利用Quartus II进行电路系统设计的一般流程。
3、掌握4位全加器原理图输入设计的基本方法及过程。
二、实验原理（1）设计一位半加器真值表：(2)设计一位全加器真值表：SOn=n n n−1;COn=(A n⨁B n)C n−1+A n B n;(2)设计多位全加器由一位全加器组合成多位全加器。
依次将低位全加器的进位输出端接到高位全加器的进位输入端，由四个一位全加器构成四位全加器。
三、实验过程1、一位半加器的设计（1）电路图①执行“Files”─>“New”─>“Block Diagram/Sch matic”─>“OK”②在编辑窗口输入“与非”门电路原理图，保存电路为“01.bdf”，如图：（2）仿真波形①执行“Files”─>“New”─>“Vector Waveform File”─>“OK”②在波形编辑窗口双击左键，执行“Insert Node or Bus”─> “New Finder”─> “List”─>“》”─>“OK”。
③保存文件为“01.vwf”。
④执行菜单“Processing”─> “Start Simulation”，如图：（3）仿真波形分析：（4）封装之后的图：设“01.bdf”为顶层文件，执行“Files”─>“Create、Update”─> “Create Symbol Files forCurrent Files”，保存。
如图：2、一位全加器（1）电路图①执行“Files”─>“New”─>“Block Diagram/Sch matic”─>“OK”②在编辑窗口输入“与非”门电路原理图，保存电路为“02.bdf”，如图：（2）仿真波形①设“02.bdf”为顶层文件。
4位二进制加法器
长安大学电工与电子技术课程设计题目：4位二进制加法器原文来自：/view/3c8d9e26192e45361066f5aa.html对该文本内容略作修正学院专业班级学号姓名日期指导老师前言十九世纪末、二十世纪初，电子技术开始逐渐发展起来，并成为一项新兴技术。
它在二十世纪发展最为迅猛，应用最为广泛，并且成为了近代科学技术发展的一个重要标志。
与信息相关的计算机、微电子及通讯技术已经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此，集成电路产业已经成为整个电子信息产业的命脉。
加法器作为各类集成电路模块的核心部件，其重要性不可忽略。
加法运算是最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算。
在算术逻辑单元完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需要进行过多的优化工作。
但对于算数操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，人们设计了多种类型的加法器，于是便有了我们在本课题中所要用到的超前进位加法器——74LS283。
三人分工: 加法器部分:1译码器部分:2数码管部分:3（ps：答辩部分老师说：你就一个数码管？然后老师什么也不问，直接给了个及格。
）目录一、技术要求 (4)二、摘要 (4)三、总体设计方案的论证及选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)四.设计方案的原理框图 (5)五.单元电路设计，主要元器件选择与电路参数计算 (6)1、逻辑开关 (6)2、加法器设计 (6)3、译码器设计 (7)4、数码管设计 (10)六、总图 (11)七、参考文献 (12)八、附件（元器件清单） (12)九、心得体会 (13)十、评语表 (14)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
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3．实验设备及材料
2.SAC-DS4数字逻辑电路实验箱 1个
3.万用表1块
4.74LS283 四位二进制全加器1片
4．实验方法步骤及注意事项
用开关按表8-1设置输入A1-A4、B1-B4、C0的状态，借助指示灯观测输出F1-F4、C4的状态，并记入表8-1中。
表8-1
输 入
输 出
A4A3A2A1
本科学生实验报告
学号姓名
学院物理与电子信息学院专业、班级10物理A
实验课程名称数字电路技术试验
教师及职称张超（讲师）
开课学期2012至2013学年上学期
填报时间2012年09月日
云南师范大学教务处编印
实验序号
4
实验名称
四位二进制全加器
实验时间
2012.10.9
实验室
同析3幢215
一．实验预习
1．实验目的
2、74LS283四位全加器特性函数
教师评语及评分：
签名：年月日
B4B3B2B1
C0
F4F3F2F1
C4
0 0 0 1
0 0 0 1
1
0 1 0 0
0 0 1 1
0
1 0 0 0
0 1 1 1
1
1 0 0 1
1 0 0 0
0
1 0 1 1
0 1 0 1
1
1 1 0 0
0 1 1 0
0
1 1 0 1
0 1 0 0
1
1 1 1 1
1 1 1 1
0
利用开关输入BCD码，借助指示灯观测输出的余3码，填入表8-2中。
0 1 0 1
0 0 1 1
0 1 1 0
0 1 0 0
0 1 1 1
0 1 0 1
1 0 0 0
0 1 1 0
1 0 0 1
0 1 1 1
1 0 1 0
1 0 0 0
1 0 1 1
1 0 0 1
1 1 0 0
在实验台测得高电平为3.8V，低电平为0.8V
2．对实验现象、实验结果的分析及其结论
1、74LS283四位全加器真值表
B4B3B2B1
C0
F4F3F2F1
C4
0 0 0 1
0 0 0 1
1
0 0 1 1
0
0 1 0 0
0 0 1 1
0
0 1 1 1
0
1 0 0 0
0 1 1 1
1
0 0 0 0
1
1 0 0 1
1 0 0 0
0
0 0 0 1
1
1 0 1 1
0 1 0 1
1
0 0 0 0
1
1 1 0 0
0 1 1 0
0
1、掌握中规模集成电路四位全加器的工作原理及其逻辑功能。
2、学习全加器的应用。
2．实验原理、实验流程或装置示意图
1、74LS283四位全加器
它是由与或非门及反相器组成的采用串行进位形式的四位全加器，其引脚见附录。
按图8-1接线。
图8-1
2、用ห้องสมุดไป่ตู้4LS283四位全加器实现BCD码到余3码的转换
将每个BCD码加上0011，即可得到相应的余3码。故应按图8-2接线。
0 0 1 0
1
1 1 0 1
0 1 0 0
1
0 0 1 0
1
1 1 1 1
1 1 1 1
0
1 1 1 0
1
1、用74LS283四位全加器实现BCD码到余3码的转换
表8-2
输入BCD码
输出余3码
B4 B3 B2 B1
F4 F3 F2 F1
0 0 0 0
0 0 1 1
0 0 0 1
0 1 0 0
0 0 1 0
表8-2
输入BCD码
输出余3码
B4 B3 B2 B1
F4 F3 F2 F1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
二．实验内容
1．实验现象与结果
1、74LS283四位全加器
表8-1
输 入
输 出
A4A3A2A1