课程设计-四位二进制加法计数器
eda课程设计—算术逻辑运算单元 (1)
燕山大学EDA课程设计报告书题目：算术运算逻辑单元ALU 姓名：班级：学号：成绩：一、设计题目及要求题目名称：算术运算单元ALU要求：1．进行两个四位二进制数的运算；2．算术运算：A+B, A-B, A×B；3．逻辑运算：A and B, A or B, A not, A xor B；4. 用数码管显示算术运算结果，以LED指示灯显示逻辑运算结果。
二、设计过程及内容（包括○1总体设计的文字描述，即由哪几个部分构成的，各个部分的功能及如何实现方法；○2主要模块比较详尽的文字描述，并配以必要的图片加以说明，但图片数量无需太多）1.整体设计思路(1）根据设计要求将题目划分为五个模块。
包括两个逻辑运算模块，两个算术运算模块，和一个控制模块。
其中逻辑运算模块为A and B和A or B，A not和A xor B；算术模块为A±B，A×B。
（2）因为需要进行四位二进制数的运算，因此用A4,A3,A2,A1表示四位二进制数A，用B4,B3,B,B1表示四位二进制数B，用C4,C3,C2,C1表示四位二进制数C。
其中A，B为输入，C为输出。
2．分模块设计（1）A+B和A-B模块A+B可以直接通过74283 两个四位二进制数加法器实现。
A-B可以看作A+（-B），即A加B的补码来实现。
同时再设计一个转换控制端M。
M=0时实现A+B，M=1时实现A-B。
最后再设计一个总的控制端K1，K1=1时模块正常工作，K1=0时不工作。
做加法时，C0为进位输出，C0输出1表示有进位，做减法时，C0为借位输出，C0输出1表示有借位。
通过74283五位输出，进入译码器将五位变成八位输出，在通过数码管显示。
实现A+B,例：0111＋0111＝1110（7＋7＝14）则数码管应显示14。
实现A-B 例：1100－0110＝0110（12－6＝6）则数码管显示06。
A+B，A-B总原理图如下：A+B，A-B分原理图如下：译码器原理图如下：扫描电路原理图如下：A+B仿真图：A-B仿真图：（2）AXB模块AXB模块采用乘数累加被乘数的次的原理来实现乘法功能。
4进制计数器设计
湖南人文科技学院课程设计报告课程名称：电子技术基础课程设计设计题目：24进制数字电子钟时计器、译码显示电路系别：专业：班级：学生姓名:学号：起止日期: 2009/06/01————2009/06/18 指导教师:教研室主任：摘要24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。
此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。
本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。
脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了555设计的多谐振荡器，而直接由实验室提供脉冲。
各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。
这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。
关键词：加法器;译码器;显示数码管目录设计要求 (1)前言 (1)1.方案论证与对比 (2)1.1方案一 (2)1.2方案二 (2)1.3两种方案的对比 (3)2、各功能模块设计 (3)2.1计数器电路 (3)2.2译码驱动电路 (5)2.3共阴极七段数码管显示器 (6)3、调试与操作说明 (8)3.1电路仿真效果图 (8)3.2P ROTEL电路印刷板原理图及印刷板制版电路图 (9)3.3实际电路系统的制作及测试 (10)3.4电路板的测试情况、参数分析与实际效果 (10)4、心得与体会 (11)5、元器件及仪器设备明细..............................6、参考文献..........................................7、致谢..............................................24进制电子数字钟时计数、译码器、显示电路设计要求时间以24秒为一个周期，具有自动清零功能。
设计一个异步四位二进制计数器实验报告捞金版
/广西大学实验报告纸姓名：曾宪金0802100513 电气工程学院电气自动化类专业085 班2009年12月18日实验内容________________________________ 指_ 导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。
【设计任务】用D 触发器（74LS74 ）设计一个异步四位二进制可逆计数器。
要求使用的集成电路芯片种类不超过3 种。
（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。
【设计过程】用四个D 触发器串接起来可以构成四位二进制加法计数器（每个D 触发器连接为T'触发器）。
计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16 为一个计数值环。
其累计的脉冲数等于2n（n 为计数的位数）。
减法计数器的计数原理与加法计数器的计数原理相反。
1. 根据题意列出状态表，如表1。
令A=0 时，计数器为加法计数器；A=1 时，计数器为减法计数器12. 根据状态表画卡诺图确定各触发器的时钟信号方程：由卡诺图化简可得各触发器的时钟信号方程为：CP3 AQ2n AQ2n A Q2nCP2 AQ1n AQ1n A Q1nCP1 AQ0n AQ0n A Q0nCP0 为输入脉冲信号。
各触发器的输出信号为：各触发器的激励方程为：CP3 Q2n A0101110CP1 Q0n01A001110Q2n 1D2 Q2nQ3、Q2、Q1、Q0Q1n 1D1 Q1n各触发器的状态方程为：Q 3n 1D 3CP 3 Q 3nCP 3 Q 3nCP 3 Q 3nCP 3Q 2n 1D 2CP 2 Q 2nCP 2 Q 2nCP 2 Q 2nCP 2Q 1n 1D 1CP 1 Q 1nCP 1 Q 1nCP 1 Q 1nCP 1Q 0n 1D 0CP 0 Q 0nCP 0 Q 0nCP 0 Q 0nCP 0作状态转换图：Q 3Q 2Q 1Q0000 01 0001 01 0010 10 001111 1110作逻辑电路图：Q3Q Q10 111111 01 1 01010 10 1001 0 10000 0101010111101 1 0 011 011100 0 10110 1 0111运用EWB5.0仿真平台仿真电路：该电路已在EWB5.0平台仿真通过。
数电课设四位二进制减法计数（缺1001101011011110）
成绩评定表课程设计任务书摘要集成芯片的出现以其超高度集成化，开始翻天覆地改变我们的生活。
而传统的电路设计方法却越来越无法适应这极其复杂的电路设计要求。
因此，出现了EDA技术，解决了此问题。
而作为EDA的设计入口语言，VHDL是使用最普遍的一种硬件描述语。
本文就是利用在Quartus环境中用VHDL语言实现四位二进制数减计数（缺1010 1011 1100 1101 1110）。
此外，本文还利用Multisim作为另一种方法实现四位二进制数减计数（缺10101011 1100 1101 1110）及仿真。
关键词：集成；EDA；VHDL目录1课程设计目的 (2)2课设题目实现框图 (3)3实现过程 (4)3．1VHDL实现过程 (4)3.1.1建立工程 (4)3.1.2VHDL源程序 (6)3.1.3编译及仿真过程 (8)3.1.4引脚锁定及下载 (9)3.1.5仿真结果分析 (10)3.2电路设计 (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (13)3.2.3逻辑分析仪显示的波形及仿真结果分析 (14)4设计体会 (15)5参考文献 (16)1课程设计目的1、熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。
2、在QuartusⅡ环境中用VHDL语言实现（各人题目），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。
在Multisim环境中仿真实现四位二进制数减计数（缺1010 1011 1100 1101 1110），并通过虚拟仪器验证其正确性。
2课设题目实现框图图2.1所示是按照四位二进制减法计数规律画出的状态图。
0101010000110010000100000/0/0/0/0/−−−−←−−−−←−−−−←−−−−←−−−−←↓1/↑0/0110011110001011110011110/0/0/0/0/−−−→−−−−→−−−−→−−−−→−−−−→− /C排列：Q 3n Q 2n Q 1n Q 0n 图2.1四位二进制减法计数规律画出的状态图其中，按照题目要求，在状态过程中不出现1001、1010、1101、1110。
四位全加器实验报告
武汉轻工大学数学与计算机学院《计算机组成原理》实验报告题目：4位二进制计数器实验专业：软件工程班级：130X班学号：XXX姓名：XX指导老师：郭峰林2015年11月3日【实验环境】1. Win 72. QuartusII9.1计算机组成原理教学实验系统一台。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
1．同步4位二进制加法计数器_数字电子技术_[共3页]
![1．同步4位二进制加法计数器_数字电子技术_[共3页]](https://img.taocdn.com/s3/m/a344868b3b3567ec102d8ae0.png)
第6章时序逻辑电路135 6.4 计数器6.4.1 计数器概述计数器是数字系统中最常用的时序电路之一。
它的基本功能是对时钟脉冲进行计数，以此为基础，能用于定时、分频等。
在与其他逻辑功能电路组合后，还可以产生脉冲序列、节拍脉冲，并具有数值运算等复杂功能。
计数器的种类繁多，分类方法也多种多样，主要有以下几种。
（1）按触发器触发时间分类触发器是构成计数器的基本单元，一个计数器至少应包含两个以上的触发器。
按照触发器的触发时间可将计数器分为同步方式和异步方式两种。
对于同步计数器，所有触发器的时钟端并联到一起，因此它们同时触发翻转；对于异步计数器，触发器的时钟端信号来源不同，因此它们的触发不是同时发生的，而是有先后之分。
（2）按计数值的增减方式分类计数器的基本逻辑功能是对输入的时钟脉冲个数进行计数。
按计数时的数字增减方式可以分为加法计数器、减法计数器和可逆计数器（或称加/减计数器）。
加法计数器对输入脉冲数量进行递增计数，而减法计数器则进行递减计数，既能递增计数又能递减计数的称为可逆计数器。
可逆计数器通常设置有控制方式信号端，以进行加/减工作方式的选择。
（3）按计数值的编码方式分类计数器的用途不同，其采用的编码方式也不尽相同。
最常用的是二进制编码方式，其他的如采用BCD编码的二－十进制计数器等。
（4）按计数器容量分类计数器按计数容量可分为三大类：（n位）二进制计数器、十进制计数器和N进制计数器。
计数器的最大计数容量取决于包含的触发器个数。
如果一个计数器包含n个触发器，则理论上最大计数容量为2n，按2n容量工作的计数器统称为（n位）二进制计数器。
例如，最大计数容量为16时，称为4位二进制计数器，也可简称为十六进制计数器。
实际上，通过修改某种计数器的内部或外部电路，可以让计数器不按照最大计数容量工作。
最具代表性且最常用的就是十进制计数器，其内部也要包含4个触发器。
除了二进制和十进制以外，其他统称N进制计数器，它可在前两种计数器的基础上实现。
quartus_4位二进制加减法计数器
贵州大学实验报告学院：专业：班级设计原理框图从原理图中可见，需要有1bit装载位（load）、1bit清零位（clr）、方向控制位up_down和4bit数据选择位DIN[3..0]。
装载位我们采用SW0，清零位采用SW1，方向控制位为SW2。
SW3-SW6作为数据输入端，LED1-LED4显示数据的输出，LED5为溢出标志位。
实验内容编写一个带预置输入，清零输入，可加可减计数器的verilog代码或VHDL代码并仿真，编译下载验证module counter4(load,clr,c,DOUT,clk,up_down,DIN);//定义模块input load;//定义输入信号input clk;//wire load;//定义线网型input clr;//wire clr;//input up_down;//wire up_down;//input [3:0]DIN;//定义4位二进制输入信号wire [3:0]DIN;// 定义4位二进制线网型信号output c;//定义输出信号reg c;//定义寄存器类型信号output [3:0]DOUT;//wire [3:0]DOUT;reg [3:0]data_r;assign DOUT=data_r;always@(posedge clk or posedge clr or posedge load)//检测clk，clr，load的上升沿beginif(clr)//当clr=1的时候进行下面的运行程序data_r<=0;//将data_r置零else if(load) //当load=1的时候进行下面的运行程序data_r<=DIN;//将DIN的值赋给data_relse begin if(up_down)//load=0的时候进行下面的操作beginif(data_r==4'b1111)begin///当data_r==4'b1111的时候进行下面的运行程序data_r<=4'b0000;c=1;endelse begin//当data_r不等于4'b1111的时候进行下面的运行程序data_r<=data_r+1;//进行加法计数c=0;endendelsebeginif(data_r==4'b0000)begin//当data_r==4'b0000的时候进行下面的运行程序data_r<=4'b1111;c=1;endelse begin//当data_r不等于4'b1111的时候进行下面的运行程序data_r<=data_r-1;//进行减法计数c=0;endendendendendmodule//结束模块实验数据如图为波形仿真结果，当clr为1的时候，输出结果为0000；当clr为0，load为1时，输出结果为输入数据DIN的值，当up_down为1时，加法进位，进行加1运算，当data_r达到1111时，data_r变为0000，级零信号c为1；当up_down为0时，减法进位，进行减1运算，当data_r达到0000时，data_r变为1111，级零信号c为0。
四位计数器
电子线路课程设计（报告）题目四位环形计数器系别物理与电子工程学院专业电子科学与技术班级08xxx 学号050x324学生姓名xx指导教师xx日期2010年7xx—2010年xxxxxxxxxx16日目录目录 (2)第一章题目要求与目的 (3)1.1课题及技术指标 (3)1.1.1课题名称 (3)1.1.2技术指标 (3)1.1.3课程设计元器件及所用设备 (3)1.2课程设计目的 (3)第二章电子线路设计与实现 (4)2.1课题分析 (4)2.1.1触发器 (4)2.2 设计电路图 (5)2.2.1 列出真值表 (5)2.2.2 确定激励方程组 (6)2.2.3画出逻辑图 (8)2.2.4自启动能力的检查 (9)2.3 出现的问题以及解决的方案 (10)第三章实践总结 (11)参考文献 (12)第一章题目要求与目的1.1课题及技术指标1.1.1课题名称4位循环二进制计数器1.1.2技术指标设计一个能够自启动的4位环形计数器，有效循环为：0010.、1010、1011、1001-0010。
1.1.3课程设计元器件及所用设备1、D触发器（74LS74N芯片）4片2、电阻器：若干3、发光二极管：LED 4只4、其它：其他门电路，电源若干1.2课程设计目的1、学会用multisim软件设计模拟电路。
2、了解计数器的基本工作原理。
3、掌握用触发器设计计数器的设计方法。
4、掌握设计数字电路的步骤和方法。
5.、学会自启动能力的调试以及修改方法。
第二章电子线路设计与实现2.1课题分析2.1.1触发器负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。